可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
關(guān)于FPGA的46個基本概念你都知道嗎
DRAM ：動態(tài)隨機存儲器，必須不斷的重新的加強 (REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。...
關(guān)于FPGA上HBM 425GB/s內(nèi)存帶寬的實測
在FPGA上對傳統(tǒng)內(nèi)存進行基準測試。先前的工作[20]，[22]，[23]，[47]試圖通過使用高級語言（例如OpenCL）在FPGA上對傳統(tǒng)存儲器（例如DDR3）進行基準測試。相反，我們在最先進的FPGA上對HBM進行基準...
基于FPGA的將脈沖神經(jīng)網(wǎng)絡(luò)(SNN)部署
各神經(jīng)元根據(jù)當(dāng)前時間步內(nèi)接受的脈沖累加計算新的膜電位，更新后需要判斷當(dāng)前膜電位是否超過脈沖發(fā)放的閾值膜電位，如果沒有超過，則該神經(jīng)元在本次時間步內(nèi)不再執(zhí)行任何計算;如果超...
2022-12-16 標簽：FPGA神經(jīng)網(wǎng)絡(luò) 1794
FPGA對芯片有何影響 FPGA如何實現(xiàn)連接？
FPGA是由電路編程的芯片，支持“仿真”該電路。這種仿真的運行速度比使用ASIC實現(xiàn)的實際電路運行速度慢--它的時鐘頻率更慢，使用更多的功率，但它可以每隔幾百毫秒重新編程一次。...
2022-12-15 標簽：FPGA數(shù)據(jù)中心 1258
基于FPGA的Sobel邊緣檢測工作原理
Sobel 邊緣檢測的工作原理是檢測圖像在水平和垂直方向上的梯度變化。為此，將兩個卷積濾波器應(yīng)用于原始圖像，然后組合這些卷積濾波器的結(jié)果以確定梯度的大小。...
FPGA高速信號處理的片外靜態(tài)時序分析
對于建立時間和保持時間本文就不再過多敘述，可參考【FPGA】幾種時序問題的常見解決方法-------3，可以說在數(shù)字高速信號處理中最基本的概念就是建立時間和保持時間，而我們要做的就是解決...
基于T35F324的FPGA開發(fā)板圖像采集顯示系統(tǒng)方案
由于Trion的PLL是能輸出3個時鐘，因此將2個PLL都用上了，一個產(chǎn)生100MHz的系統(tǒng)時鐘，48/168M的LVDS慢/快時鐘，另一個PLL產(chǎn)生DDR的驅(qū)動時鐘400MHz，以及外部傳感器的驅(qū)動時鐘27MHz。...
可編程邏輯器件有哪些？什么是同步邏輯和異步邏輯？
在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所產(chǎn)生的延時也就會不同，從而導(dǎo)致到達該門的時間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰...
2022-12-09 標簽：可編程邏輯 2873
FPGA技術(shù)之Verilog語法基本概念
Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。...
2022-12-08 標簽：FPGAVerilogVerilog HDL 3955
FPGA應(yīng)用--易靈思Programming Mode的幾種配置模式
實際項目中，SPI Active using JTAG Bridge是經(jīng)常用到的模式，只需要將JTAG口引出了，通過JTAG對FLASH進行燒寫。...
創(chuàng)龍 TL6678ZH-EVM開發(fā)板案例解析
TL6678ZH-EVM開發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點/浮點DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計。...
什么是門控時鐘？如何生成門控時鐘？
由于門控時鐘邏輯具有一定的開銷，因此數(shù)據(jù)寬度過小不適合做clockgating。一般情況下，數(shù)據(jù)寬度大于8比特時建議采用門控時鐘。...
FPGA程序時序錯誤對雷達抗干擾的影響
時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過...
融合賦能 芯華章發(fā)布高性能FPGA雙模驗證系統(tǒng) 打造統(tǒng)一硬件驗證平臺
12月2日，芯華章生態(tài)及產(chǎn)品發(fā)布會在上海成功舉辦。作為國內(nèi)領(lǐng)先的系統(tǒng)級驗證EDA解決方案提供商，芯華章正式發(fā)布高性能FPGA雙模驗證系統(tǒng)樺捷HuaPro P2E，以獨特的雙模式滿足系統(tǒng)調(diào)試和軟件開...
為什么FPGA難學(xué)？FPGA的內(nèi)部結(jié)構(gòu)解析
“時鐘是時序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計的圣言。FPGA的設(shè)計主要是以時序電路為主，因為組合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來也不沒太多困難。...
AMD-XilinxFPGA解決傳輸中的信號完整性方案
LPM模式下應(yīng)用接收的線性濾波器，可衰減低頻信號分量，放大奈奎斯特頻率附近的分量，并衰減更高頻率，這樣就抵消了通道的低通特性。...
瑞薩電子推出全新可編程時鐘發(fā)生器， 打造出將可編程性、功率、抖動和尺寸
? 來自計時技術(shù)領(lǐng)先廠商的全新VersaClock? 7器件使用戶能夠配置頻率、I/O電平和GPIO引腳；同時采用節(jié)省空間的封裝以減少占板空間 ? 2022 年 11 月 29 日，中國北京訊 - 全球半導(dǎo)體解決方案供應(yīng)商...
2022-11-30 標簽：瑞薩電子 2039
ASIC芯片設(shè)計之UVM驗證
百度百科對UVM的釋義如下：通用驗證方法學(xué)（Universal Verification Methodology, UVM）是一個以SystemVerilog類庫為主體的驗證平臺開發(fā)框架，驗證工程師可以利用其可重用組件構(gòu)建具有標準化層次結(jié)構(gòu)和...
相比CPU、GPU、ASIC，F(xiàn)PGA的優(yōu)勢
通用處理器（CPU）的摩爾定律已入暮年，而機器學(xué)習(xí)和 Web 服務(wù)的規(guī)模卻在指數(shù)級增長。 人們使用定制硬件來加速常見的計算任務(wù)，然而日新月異的行業(yè)又要求這些定制的硬件可被重新編程來執(zhí)...
FPGA工作原理與簡介
如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限...
國內(nèi)FPGA處于什么階段，國內(nèi)外FPGA有何區(qū)別
您認為國內(nèi)的FPGA目前的發(fā)展處于什么階段？與國外巨頭相比，本土FPGA廠家是否仍有差距，具體體現(xiàn)在哪些方面？...
2022-11-25 標簽：FPGA 3235
基于FPGA的低功耗設(shè)計方案
整個FPGA設(shè)計的總功耗由三部分功耗組成：1. 芯片靜態(tài)功耗；2. 設(shè)計靜態(tài)功耗；3. 設(shè)計動態(tài)功耗。...
AMD FPGA漲價啦！漲價最多25%
AMD還聲明，隨著交貨時間的縮短和供應(yīng)的穩(wěn)定，通過與供應(yīng)商合作，7系列（28nm）產(chǎn)品將至少持續(xù)生產(chǎn)到2035年...
FPGA時鐘系統(tǒng)的移植
ASIC 和FPGA芯片的內(nèi)核之間最大的不同莫過于時鐘結(jié)構(gòu)。ASIC設(shè)計需要采用諸如時鐘樹綜合、時鐘延遲匹配等方式對整個時鐘結(jié)構(gòu)進行處理，但是 FPGA設(shè)計則完全不必。...
2022-11-23 標簽：FPGAASIC設(shè)計時鐘系統(tǒng) 1364
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