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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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Xilinx FPGA從spi flash啟動(dòng)配置數(shù)據(jù)時(shí)的地址問題
fpga 上電時(shí),默認(rèn)是從 flash 的 0x00 地址開始讀數(shù)據(jù)。如 UG470 文檔 page144 描述
FPGA中的fast corner和slow corner介紹
在FPGA的時(shí)序分析頁面,我們經(jīng)常會(huì)看到`Max at Slow Process Corner`和`Min at Fast Process Corner...
鋯石FPGA A4_Nano開發(fā)板視頻:Quartus II軟件使用講解
Quartus II 是Altera公司的綜合性CPLD/FPGA開發(fā)軟件,原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardw...
2019-09-27 標(biāo)簽:fpga仿真器quartus ii 3.3k 0
觀看這一視頻演示,了解Stratix? II GX FPGA是怎樣幫助您任意改變背板卡的位置,同時(shí)全面保持信號(hào)完整性不變的。利用Stratix II G...
機(jī)器學(xué)習(xí)實(shí)戰(zhàn):GNN(圖神經(jīng)網(wǎng)絡(luò))加速器的FPGA解決方案
GNN的架構(gòu)在宏觀層面有著很多與傳統(tǒng)CNN類似的地方,比如卷積層、Polling、激活函數(shù)、機(jī)器學(xué)習(xí)處理器(MLP)和FC層等等模塊,都會(huì)在GNN中得以應(yīng)用。
2020-10-19 標(biāo)簽:fpga存儲(chǔ)器機(jī)器學(xué)習(xí) 3.3k 0
當(dāng)前SoC是從算法研究人員到硬件設(shè)計(jì)人員,乃至軟件工程師和芯片布局團(tuán)隊(duì)等眾多專家的工作結(jié)晶,在項(xiàng)目不斷發(fā)展的同時(shí),各類專家也都有自己的需求。SoC 項(xiàng)目...
采用現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)多生理參數(shù)測(cè)量系統(tǒng)的設(shè)計(jì)
隨著醫(yī)療儀器設(shè)備向智能化、微型化、系列化、數(shù)字化和多功能方向的發(fā)展,醫(yī)療設(shè)備中邏輯控制器件也由采用中、小規(guī)模的集成芯片發(fā)展到應(yīng)用現(xiàn)場(chǎng)可編程門陣列FPGA...
2021-04-14 標(biāo)簽:處理器fpga測(cè)量系統(tǒng) 3.3k 0
在FPGA設(shè)計(jì)中,當(dāng)復(fù)位整個(gè)系統(tǒng)或功能模塊時(shí),需要將先關(guān)寄存器被清零或者賦初值,以保證整個(gè)系統(tǒng)或功能運(yùn)行正常。在大部分的設(shè)計(jì)中,我們經(jīng)常用“同步復(fù)位”或...
在芯片的研發(fā)環(huán)節(jié),F(xiàn)PGA驗(yàn)證是其中的重要的組成部分,如何有效的利用FPGA 的資源,管腳分配也是必須考慮的一個(gè)重要問題。一般較好的方法是在綜合過程中通...
FIFO (先入先出, First In First Out )存儲(chǔ)器,在 FPGA 和數(shù)字 IC 設(shè)計(jì)中非常常用。 根據(jù)接入的時(shí)鐘信號(hào),可以分為同步 ...
2023-06-27 標(biāo)簽:fpga存儲(chǔ)器IC設(shè)計(jì) 3.3k 0
一種以FPGA為核心的高性能雷達(dá)多目標(biāo)模擬器DRFM設(shè)計(jì)方案解析
DRFM技術(shù)是隨著雷達(dá)欺騙干擾技術(shù)的提高而發(fā)展起來的,具有相參捕獲及復(fù)制脈沖的能力。目前除了應(yīng)用于雷達(dá)欺騙式干擾外還被廣泛應(yīng)用于內(nèi)環(huán)境雷達(dá)目標(biāo)仿真實(shí)驗(yàn),...
基于FPGA的內(nèi)部LVDS接收器設(shè)計(jì)
LVDS是一種低壓低功耗的高速串行差分?jǐn)?shù)據(jù)傳輸標(biāo)準(zhǔn),在高速數(shù)據(jù)互聯(lián)和數(shù)據(jù)通信領(lǐng)域得到廣泛的應(yīng)用,主流的FPGA器件都集成了高速的LVDS收發(fā)器。
基于易靈思國(guó)產(chǎn)FPGA Ti60F225 實(shí)現(xiàn)6目同步1080P實(shí)時(shí)成像系統(tǒng)
基于FPGA實(shí)現(xiàn)單目的采集,并沒有什么難的。 但基于FPGA,實(shí)現(xiàn)多目的同步采集→存儲(chǔ)→顯示,就不是那么好做了。
2025-03-04 標(biāo)簽:FPGAISP成像系統(tǒng) 3.3k 0
基于FPGA器件A54SX72A-CQ208B實(shí)現(xiàn)數(shù)傳中繼天線的驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)
自“天鏈一號(hào)”中繼衛(wèi)星成功發(fā)射后,可為對(duì)地觀測(cè)實(shí)時(shí)轉(zhuǎn)發(fā)遙測(cè)、遙感數(shù)據(jù),極大提高了各類衛(wèi)星的使用效益和應(yīng)急能力。之后的眾多衛(wèi)星都開始增加數(shù)傳中繼終端設(shè)備以...
流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割,并在各個(gè)部分(分級(jí))之間插入寄存器,并暫存中間數(shù)據(jù)的方法。目的是將一個(gè)大操作分解成若干的小操作,每一步小操作的時(shí)間較...
XPM_CDC_SYNC_RST的Verilog代碼如下圖所示。代碼第16行參數(shù)DEST_SYNC_FF取值范圍為2~10的整數(shù),定義了級(jí)聯(lián)寄存器的個(gè)數(shù)。
2023-04-06 標(biāo)簽:fpga觸發(fā)器復(fù)位信號(hào) 3.3k 0
擴(kuò)展了對(duì)汽車,工業(yè)和醫(yī)療嵌入式視覺應(yīng)用的支持。萊迪思在mVision堆棧中添加了新的開發(fā)板,以支持用于工業(yè),醫(yī)療和汽車應(yīng)用的流行圖像傳感器。支持的圖像傳...
2021-03-03 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)圖像傳感器 3.3k 0
FPGA的偽隨機(jī)數(shù)發(fā)生器學(xué)習(xí)介紹
今天是畫師本人第一次和各位大俠見面,執(zhí)筆繪畫FPGA江湖,本人寫了篇關(guān)于FPGA的偽隨機(jī)數(shù)發(fā)生器學(xué)習(xí)筆記,這里分享給大家,僅供參考。 基于FPGA的偽隨...
2023-09-12 標(biāo)簽:fpga計(jì)算機(jī)發(fā)生器 3.3k 0
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