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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術

X態(tài)如何通過RTL級和門級仿真模型中的邏輯進行傳播呢？

在Verilog中，IC設計工程師使用RTL構造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準確地為硬件行為建模。

2023-04-20 標簽：IC設計 Verilog RTL 4.1k 0

使用Verilog硬件描述語言練習加法器設計

半加器是由一個異或門和一個與門連接而成的組合邏輯電路。半加器電路有兩個輸入：A 和 B，它們將兩個輸入數(shù)字相加并產(chǎn)生一個進位和一個和。

2022-10-26 標簽：Verilog HDL 加法器 4.1k 0

實際電路中延時分為哪兩種

傳輸延遲一般為輸入信號變化到對應輸出信號變化經(jīng)過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標簽：硬件 Verilog 代碼 4k 0

基于FPGA的自適應閾值分割算法實現(xiàn)

在圖像預處理中經(jīng)常會碰到圖像分割問題，把感興趣的目標從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標簽：fpga FPGA設計算法 4k 0

SystemVerilog的隨機約束方法

上一篇文章《暗藏玄機的SV隨機化》介紹了SystemVerilog的各種隨機化方法，本文將在其基礎上引入SystemVerilog的隨機約束方法（con...

2023-09-24 標簽：仿真器 Verilog System 4k 0

在沒有綜合工具情況下，如何設計數(shù)字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設計出數(shù)字電路呢...

2020-06-17 標簽：fpga Verilog 數(shù)字電路 4k 0

Verilog HDL中常用預編譯命令介紹

`timescale命令用于在文件中指明時間單位和時間精度，通常在對文件進行仿真時體現(xiàn)。EDA工具可以支持在一個設計中可根據(jù)仿真需要在不同模塊里面指定不...

2022-03-15 標簽：仿真 Verilog eda 4k 0

數(shù)字電路設計有哪些仿真驗證流程

數(shù)字電路設計的仿真驗證流程是確保設計能夠正確運行的重要步驟之一。在現(xiàn)代電子設備中，數(shù)字電路被廣泛應用于各種應用領域，如計算機、通信設備、汽車電子等等。因...

2024-01-02 標簽：汽車電子 Verilog 數(shù)字電路 4k 0

FPGA技術之Verilog語法基本概念

Verilog HDL是一種用于數(shù)字系統(tǒng)設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2022-12-08 標簽：fpga Verilog Verilog HDL 4k 0

unpacked數(shù)組和packed數(shù)組的主要區(qū)別

unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲時不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲。

2022-10-18 標簽：存儲 Verilog 數(shù)組 3.9k 0

基于FPGA的輕量級CAN總線控制器

ISO11898 定義了通信速率為 125 kbps～1 Mbps 的高速 CAN 通信標準，屬于閉環(huán)總線，傳輸速率可達1Mbps，總線長度 ≤ 40米。

2024-01-05 標簽：fpga CAN總線 CAN通信 3.9k 0

Verilog/FPGA開源項目介紹

脈沖神經(jīng)網(wǎng)絡（ Spiking neural network-SNN ）是更接近自然神經(jīng)網(wǎng)絡的人工神經(jīng)網(wǎng)絡。

2022-07-03 標簽：fpga 神經(jīng)網(wǎng)絡 Verilog 3.9k 0

什么是程序塊

程序塊是編程語句的容器。程序塊的主要目的是控制何時應執(zhí)行編程語句，例如每當時鐘上升沿出現(xiàn)時，或每當信號或總線改變值時。SystemVerilog有兩種主...

2023-02-09 標簽：Verilog System 容器 3.9k 0

淺談System Verilog的DPI機制

System Verilog(SV)把其他編程語言統(tǒng)一成為外語，F(xiàn)oreign Programming Language（FPL）。

2023-05-23 標簽：Verilog C語言 VCS 3.9k 0

數(shù)字硬件建模SystemVerilog-按位運算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-08-12 標簽：Verilog 按位運算符 3.9k 0

SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設計的屬性的描述，用以檢查設計是否按照預期執(zhí)行。

2025-05-15 標簽：模塊 Verilog System 3.8k 0

FPGA的Verilog代碼編寫規(guī)范

　　注：以R起頭的是對編寫Verilog代碼的IP設計者所做的強制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個設計者遵守本規(guī)范可鍛煉命名規(guī)范性。

2023-08-15 標簽：fpga Verilog RTL 3.8k 0

Verilog例化說明

Verilog例化說明 1.什么是模塊例化？為什么要例化？模塊例化可以理解成模塊調用。對于一個FPGA工程，通常是由一個頂層模塊與多個功能子模塊組成，...

2024-12-17 標簽：Verilog 數(shù)碼管顯示顯示模塊 3.8k 0

SystemVerilog中的fork-join_none

fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進程退出機制以及對于父進程的影響。

2022-12-12 標簽：Verilog System 進程 3.8k 0

Verilog最常用的2種數(shù)據(jù)類型

Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴展或輔助。

2023-05-29 標簽：寄存器 ROM RAM 3.8k 0

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