前言：

不可否認(rèn)，5nm制程的演進(jìn)是各項(xiàng)技術(shù)和產(chǎn)業(yè)逐步成熟、變革的必經(jīng)之路，亦是根基。

5nm是核心工藝的重要節(jié)點(diǎn)

5nm先進(jìn)制程已不僅僅是代工廠商之間的戰(zhàn)爭(zhēng)，它亦是核心工藝和半導(dǎo)體材料走到極限的重要轉(zhuǎn)折節(jié)點(diǎn)。

當(dāng)芯片制程演進(jìn)到5nm，它晶體管的集成度和精細(xì)化程度都要比以往更高，可容納更復(fù)雜的電路設(shè)計(jì)，并將更豐富的功能融入其中。

但從目前行業(yè)的普遍應(yīng)用上看，許多產(chǎn)品用28nm、14nm，甚至10nm就已綽綽有余，再費(fèi)勁花更高的成本與精力來(lái)研發(fā)5nm制程，暫且看來(lái)就是個(gè)賠本的買賣。

話雖如此，當(dāng)我們把目光放至未來(lái)，隨著5G和AI技術(shù)的發(fā)展，以及全球大數(shù)據(jù)的爆發(fā)式增長(zhǎng)，5G智能終端、VR/AR產(chǎn)品、機(jī)器人、AI和超算等產(chǎn)品的成熟和應(yīng)用，都將對(duì)芯片的性能、能耗和算力都有著更加嚴(yán)格的要求。

FinFET工藝盛行多年

FinFET和FD-SOI使摩爾定律得以延續(xù)傳奇，之后兩者卻走出了不同的發(fā)展道路。FinFET工藝先拔頭籌，英特爾最早于2011年推出了商業(yè)化的FinFET工藝技術(shù)，顯著提高了性能并降低了功耗，之后臺(tái)積電采用FinFET技術(shù)亦取得了巨大的成功，隨后FinFET大放異彩，成為全球主流晶圓廠的首選。

隨著制程工藝的升級(jí)，晶體管的制作也面臨著困難，英特爾最早在22nm節(jié)點(diǎn)上首發(fā)了FinFET工藝，當(dāng)時(shí)叫做3D晶體管，就是將原本平面的晶體管變成立體的FinFET晶體管，提高了性能，降低了功耗。

FinFET晶體管隨后也成為全球主要晶圓廠的選擇，一直用到現(xiàn)在的7nm及5nm工藝。

隨著制程技術(shù)的升級(jí)，芯片的電晶體制作也面臨著瓶頸。英特爾最早在22納米的節(jié)點(diǎn)上首先使用了FinFET電晶體技術(shù)，不僅提高了芯片的性能，也降低了功耗，隨后，F(xiàn)inFET電晶體也成為全球主要晶圓廠制程發(fā)展的選擇，一直用到現(xiàn)在的7納米及5納米制程節(jié)點(diǎn)上。

FinFET與FD-SOI兩大工藝各有千秋，但隨著制程推進(jìn)到5nm節(jié)點(diǎn)，工藝技術(shù)的發(fā)展又將面臨一個(gè)新的分水嶺。

在大多數(shù)業(yè)內(nèi)人士看來(lái)，現(xiàn)階段包括FinFET和FD-SOI在內(nèi)的芯片工藝，都將在5nm制程之后失效。

與FinFET的不同之處在于，GAA設(shè)計(jì)通道的四個(gè)面周圍有柵極，減少漏電壓并改善了對(duì)通道的控制，這是縮小工藝節(jié)點(diǎn)時(shí)的基本步驟。通過(guò)使用更高效的晶體管設(shè)計(jì)，加上更小的節(jié)點(diǎn)，將能實(shí)現(xiàn)更好的能耗比。

資深人士對(duì)此也提及，工藝節(jié)點(diǎn)不斷前進(jìn)的動(dòng)能在于提升性能、降低功耗。而當(dāng)工藝節(jié)點(diǎn)進(jìn)階到3nm時(shí)，F(xiàn)inFET經(jīng)濟(jì)已不可行，將轉(zhuǎn)向GAA。

值得注意的是，GAA技術(shù)也有幾種不同的路線，未來(lái)的細(xì)節(jié)有待進(jìn)一步驗(yàn)證。而且，轉(zhuǎn)向GAA無(wú)疑涉及架構(gòu)的改變，業(yè)內(nèi)人士指出這對(duì)設(shè)備提出了不同的要求，據(jù)悉一些設(shè)備廠商已在開(kāi)發(fā)特殊的刻蝕、薄膜設(shè)備在應(yīng)對(duì)。

目前，全球FinFET工藝已邁入5納米制程，F(xiàn)D-SOI工藝也邁進(jìn)了12納米進(jìn)程。但英特爾、臺(tái)積電、三星都在準(zhǔn)備3納米甚至2納米工藝。據(jù)悉針對(duì)下一個(gè)節(jié)點(diǎn)3納米，正在開(kāi)發(fā)一種全新設(shè)計(jì)的晶體管GAA-FET，和目前使用的FinFET又不一樣。

FinFET逐漸失效不可避免

半導(dǎo)體工藝制程在進(jìn)入32nm以下的節(jié)點(diǎn)后，每一步都?xì)v盡艱辛。在如此小的尺度上，人們習(xí)以為常的傳統(tǒng)物理定律都會(huì)逐漸失去效果，量子效應(yīng)逐漸成為制程前進(jìn)的攔路虎。為此，科學(xué)家和工程師們?cè)谶^(guò)去的數(shù)年間發(fā)明了各種各樣的增強(qiáng)技術(shù)來(lái)對(duì)抗繼續(xù)微縮尺度所帶來(lái)的不確定性。

包括High-K、特種金屬、SOI、FinFET、EUV等技術(shù)紛至沓來(lái)，終于將半導(dǎo)體工藝的典型尺寸推進(jìn)至7nm時(shí)代、甚至5nm時(shí)代。但是如果要進(jìn)一步向更小尺寸的工藝節(jié)點(diǎn)前行的話，人們又遇到了更多的麻煩。

現(xiàn)有半導(dǎo)體制造的主流工藝往往采用“鰭片晶體管”也就是FinFET技術(shù)進(jìn)行，它成功地延續(xù)了22nm以下數(shù)代半導(dǎo)體工藝的發(fā)展。從技術(shù)發(fā)展角度來(lái)看，平面晶體管在尺寸縮小至22nm后，漏電流控制將變得很困難。這是因?yàn)閯?shì)壘隧道效應(yīng)導(dǎo)致了電流泄露。

從22nm時(shí)代開(kāi)始，F(xiàn)inFET就成為各家廠商用于縮小晶體管尺寸的法寶。不過(guò)再好的法寶也有失效的一天。

隨著晶體管尺度向5nm甚至3nm邁進(jìn)，F(xiàn)inFET本身的尺寸已經(jīng)縮小至極限后，無(wú)論是鰭片距離、短溝道效應(yīng)、還是漏電和材料極限也使得晶體管制造變得岌岌可危，甚至物理結(jié)構(gòu)都無(wú)法完成。

GAA因成本昂貴+難度極高成難點(diǎn)

半導(dǎo)體工藝發(fā)展到現(xiàn)在，雖然單個(gè)晶體管成本下降，但是就整體工藝流片和投產(chǎn)而言，成本是一路上揚(yáng)的，并且技術(shù)難度越來(lái)越高。

新世代工藝已經(jīng)高度集中到三星、臺(tái)積電和英特爾三家廠商手中，其他廠商無(wú)論是錢不夠，還是技術(shù)不夠，都已經(jīng)無(wú)法染指新的GAA工藝。

從65nm到5nm時(shí)代，28nm工藝的成本為0.629億美元，但到了5nm時(shí)代，成本將暴增至4.76億美元，在3nmGAA時(shí)代，這個(gè)數(shù)值將進(jìn)一步提升。三星宣稱3nm GAA技術(shù)的成本比5nm會(huì)上升一些，可能會(huì)超過(guò)5億美元。

昂貴的價(jià)格相對(duì)應(yīng)的是極高的工藝難度。三星給出的有關(guān)制造GAA晶體管的工藝過(guò)程顯示，GAA的制造和傳統(tǒng)的FinFET有一定的相似之處，但是其技術(shù)要求更高，難度也更大一些。

GAA制造方式主要是通過(guò)外延反應(yīng)器在集體上制造出超晶格結(jié)構(gòu)，這樣的結(jié)構(gòu)至少需要硅鍺材料或者三層硅材料堆疊而成，并且還需要形成STI淺槽隔離，接下來(lái)需要多晶硅偽柵成像、隔離層和內(nèi)部隔離層成型、漏極和源極外延、溝道釋放、高K金屬柵極成型、隔離層中空、環(huán)形觸點(diǎn)成型等。

其中的難點(diǎn)在于如何環(huán)繞著納米線（片）溝道的柵極，其中STI淺槽隔離結(jié)構(gòu)后期的隔離層等制造都非常困難。

除了制造本身外，GAA工藝要求EUV光刻的配合。因?yàn)楝F(xiàn)在半導(dǎo)體尺寸已經(jīng)如此之小，甚至遠(yuǎn)遠(yuǎn)小于光源的波長(zhǎng)，EUV已經(jīng)是必須的方法。

但是目前EUV光刻機(jī)還不夠成熟，芯片產(chǎn)能和速度都不夠快，因此在早期可能只有一部分采用EUV光刻完成，其余的部分依舊會(huì)采用沉浸式光刻和多重成像技術(shù)。

結(jié)尾：

雖然目前包括三星、臺(tái)積電、英特爾都對(duì)GAA技術(shù)表示興趣或者已經(jīng)開(kāi)始試產(chǎn)，但是GAA技術(shù)究竟是不是5nm之后甚至3nm和更遠(yuǎn)時(shí)代的最佳選擇，業(yè)內(nèi)還是有一些不同意見(jiàn)，但就目前來(lái)看，GAA還是很接近的。

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