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FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開發(fā)板、FPGA CPLD知識以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
底層FPGA實(shí)現(xiàn)的簡要概述
每個FPGA芯片(FPGA)是由有限個帶有可編程連接預(yù)定義資源組成。這些互連資源通過LabVIEW FPGA模塊實(shí)現(xiàn)用戶設(shè)計的數(shù)字電路。用戶創(chuàng)建FPGA VI時設(shè)計一個電路示意圖，以說明FPGA邏輯塊的連接方式。編...
集成Xilinx內(nèi)核生成器IP至FPGA VI詳細(xì)步驟
LabVIEW使用IP集成節(jié)點(diǎn)方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加Xilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個空白VI，并顯示VI的程序框圖。 2、右鍵單擊程序框圖顯示函...
FPGA VI中不同的Xilinx內(nèi)核生成器IP設(shè)計實(shí)現(xiàn)與子模板說明
所屬選板：FPGA模塊VI和函數(shù) 必需：FPGA模塊。本主題的內(nèi)容可能與您所安裝的LabVIEW選板不匹配，LabVIEW選板上顯示的對象取決于操作系統(tǒng)、已獲得許可證的產(chǎn)品以及終端。 使用Xilinx內(nèi)核生成器...
基于FPGA的振動信號采集處理系統(tǒng)設(shè)計并實(shí)際驗證
在振動信號采集和處理系統(tǒng)設(shè)計中，信號的處理時間與可靠性決定著系統(tǒng)應(yīng)用的可行性。本文設(shè)計了一種基于FPGA的振動信號采集處理系統(tǒng)，該系統(tǒng)通過振動信號采集電路、抗混疊濾波電路、A...
在FPGA平臺下實(shí)現(xiàn)基于平方倍頻法的BPSK調(diào)制信號載頻估計單元設(shè)計
根據(jù)BPSK調(diào)制信號調(diào)制機(jī)理和平方倍頻法原理，在FPGA平臺上設(shè)計實(shí)現(xiàn)了BPSK調(diào)制信號載波頻率估計單元。利用ModelSim仿真環(huán)境對載頻估計功能進(jìn)行仿真，驗證了平方倍頻法對BPSK信號進(jìn)行載波信號估...
基于FPGA的LVDS過采樣技術(shù)研究并用Xilinx評估板進(jìn)行驗證
針對LVDS接口，研究并實(shí)現(xiàn)了一種基于FPGA的LVDS過采樣技術(shù)，重點(diǎn)對LVDS過采樣技術(shù)中系統(tǒng)組成、ISERDESE2、時鐘采樣、數(shù)據(jù)恢復(fù)單元、時鐘同步狀態(tài)機(jī)等關(guān)鍵技術(shù)進(jìn)行了描述，并基于Xilinx FPGA進(jìn)行了...
Zynq-7000系列特征概述
相比較經(jīng)典的FPGA，Zynq-7000系列最大的特點(diǎn)是將處理系統(tǒng)PS和可編程資源PL分離開來，固化了PS系統(tǒng)的存在，實(shí)現(xiàn)了真正意義上的SOC（System On Chip）。 1. Zynq-7000系列特征概述 Zynq-7000系列是全可編程...
基于FPGA的抖動及消抖的方法
抖動的產(chǎn)生,通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān),當(dāng)機(jī)械觸點(diǎn)斷開、閉合時，由于機(jī)械觸點(diǎn)的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及...
2017-11-18 標(biāo)簽：FPGA 11049
NI系統(tǒng)級模塊（SOM）采用可重配置的FPGA技術(shù)
基于Zynq SoC,NI SOM經(jīng)過廣泛的測試與驗證，并配有完整的軟件協(xié)議棧。 嵌入式設(shè)計團(tuán)隊肩負(fù)著處理眾多棘手問題的重?fù)?dān)。他們需要跟上最新技術(shù)并提供眾多新功能以保持競爭優(yōu)勢；同時，對于每...
基于FPGA時序優(yōu)化設(shè)計
現(xiàn)有的工具和技術(shù)可幫助您有效地實(shí)現(xiàn)時序性能目標(biāo)。當(dāng)您的FPGA 設(shè)計無法滿足時序性能目標(biāo)時，其原因可能并不明顯。解決方案不僅取決于FPGA 實(shí)現(xiàn)工具為滿足時序要求而優(yōu)化設(shè)計的能力，還...
xilinx Vivado HLS工作方式的優(yōu)勢與案例
不同層面的協(xié)議處理常見于各種新型通信系統(tǒng)，因為任何信息交流都需要使用某種通信協(xié)議。通信協(xié)議一般包含數(shù)據(jù)包。數(shù)據(jù)包由發(fā)送方創(chuàng)建，由接收方重新組合，這些操作都要遵循協(xié)議規(guī)范...
軟件可靠性設(shè)計研究及應(yīng)用
無論您的終端應(yīng)用是什么，可靠性都將是設(shè)計的主要考慮因素之一。實(shí)現(xiàn)可靠性的方法多種多樣。在考慮設(shè)計可靠性時，大部分工程師都將注意力集中在一個綜合性度量標(biāo)準(zhǔn)：平均故障間隔時間...
在Vivado下利用Tcl實(shí)現(xiàn)IP的高效管理
在Vivado下，有兩種方式管理IP。一種是創(chuàng)建FPGA工程之后，在當(dāng)前工程中選中IP Catalog，生成所需IP，這時相應(yīng)的IP會被自動添加到當(dāng)前工程中；另一種是利用Manage IP，創(chuàng)建獨(dú)立的IP工程，缺省情況...
存儲器領(lǐng)域的現(xiàn)狀
賽靈思有90%的客戶在使用DDR存儲器。DDR4是倍受青睞的DDR存儲器系列的最后一代。眾多競爭者們正在虎視眈眈，意圖搶占更大的DDR4市場份額。 存儲器領(lǐng)域正在發(fā)生翻天覆地的變化，這一變化的根...
Virtex UltraScale器件的優(yōu)點(diǎn)
賽靈思Virtex? UltraScale ? All Programmable FPGA 是高端FPGA 系列的擴(kuò)展，可支持1Tbps 系統(tǒng)的實(shí)現(xiàn)。Virtex UltraScale 系列具有前所未有的高性能、系統(tǒng)集成度和帶寬，適用于有線通信、測試測量、航空航天...
2017-11-18 標(biāo)簽：FPGAUltraScale 2453
宇宙微波背景輻射中發(fā)現(xiàn)引力波
一個南極多學(xué)科科學(xué)家小組最近窺到了宇宙大爆炸的余暉。3月17日該小組宣布BICEP2試驗在宇宙微波背景輻射（CMB）的B模偏振中找到了引力波的第一個證據(jù)。目前科學(xué)家們在尋找另一個印跡：C...
JESD204B接口及協(xié)議狀態(tài)過程
在使用我們的最新模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)設(shè)計系統(tǒng)時，我已知道了很多有關(guān) JESD204B接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與FPGA 通信。...
XDC路徑的鑒別、分析和約束方法
我們知道XDC與UCF的根本區(qū)別之一就是對跨時鐘域路徑（CDC）的缺省認(rèn)識不同，那么碰到FPGA設(shè)計中常見的CDC路徑，到底應(yīng)該怎么約束，在設(shè)計上又要注意些什么才能保證時序報告的準(zhǔn)確性？CDC是...
XDC的時鐘約束及優(yōu)勢
Xilinx?的新一代設(shè)計套件 Vivado 中引入了全新的約束文件 XDC，在很多規(guī)則和技巧上都跟上一代產(chǎn)品 ISE 中支持的 UCF 大不相同，給使用者帶來許多額外挑戰(zhàn)。Xilinx 工具專家告訴你，其實(shí)用好 XDC...
Tcl在Vivado中的基礎(chǔ)應(yīng)用
Xilinx的新一代設(shè)計套件Vivado相比上一代產(chǎn)品ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對初學(xué)者來說，新的約束語言XDC以及腳本語言Tcl的引入則成為了快速掌握...
基于雙MicroBlaze軟核處理器的SOPC系統(tǒng)
設(shè)計了一款基于雙MicroBlaze軟核處理器、面向嵌入式領(lǐng)域的SOPC系統(tǒng)，在信息處理繁忙的情況下，實(shí)現(xiàn)兩軟核處理器之間的同步、通信和中斷功能，提高信息吞吐率和系統(tǒng)靈活性，降低設(shè)備尺寸。...
2017-11-18 標(biāo)簽：sopcMicroBlaze 4560
基于FPGA的圖形生成與視頻處理系統(tǒng)的設(shè)計與實(shí)現(xiàn)
本文對基于FPGA的機(jī)載視頻圖形顯示系統(tǒng)架構(gòu)進(jìn)行設(shè)計和優(yōu)化。從實(shí)時性、BRAM資源占用和DDR3吞吐量三方面進(jìn)行分析，改進(jìn)幀速率提升算法來提高實(shí)時性；改進(jìn)視頻旋轉(zhuǎn)算法來降低BRAM資源占用；...
基于FPGA+DSP的海德漢編碼器結(jié)構(gòu)及設(shè)計
在現(xiàn)代工業(yè)控制系統(tǒng)中，對電機(jī)的控制是其重要組成部分。編碼器作為電機(jī)角位移的檢測裝置，為系統(tǒng)提供重要反饋信號。本文介紹了一個適合嵌入式系統(tǒng)的基于DSP和FPGA的海德漢光電編碼器信...
使用LabVIEW進(jìn)行GPU計算
具有并行處理架構(gòu)的平臺，例如FPGA和GPU，在快速分析大型數(shù)據(jù)集方面得到了廣泛應(yīng)用。這兩項技術(shù)可以減輕運(yùn)算密集型算法對CPU造成的負(fù)擔(dān)，在高度并行的平臺上進(jìn)行處理。FPGA靈活性高、處理...
基于CompactRIO的高級可編程自動控制器
全新NI cRIO-907x CompactRIO集成系統(tǒng)是一種高級可編程自動控制器（PAC），它在單個機(jī)箱中集成了工業(yè)實(shí)時處理器及一塊可配置FPGA，降低了用于高容量機(jī)器控制、監(jiān)控等應(yīng)用的CompactRIO系統(tǒng)的成本。...
2017-11-18 標(biāo)簽：LabVIEWCompactRIO 3151
借助智能DAQ獲得高級數(shù)據(jù)采集技術(shù)
多功能智能DAQ設(shè)備配有自定義式板載處理功能，最大限度地為系統(tǒng)定時及觸發(fā)提供靈活性能。 與控制設(shè)備功能的固定ASIC不同，智能DAQ采用基于FPGA的系統(tǒng)定時控制器，令所有模擬和數(shù)字I/O能夠根...
在Vivado下利用Tcl腳本對綜合后的網(wǎng)表進(jìn)行編輯過程
在ISE下，對綜合后的網(wǎng)表進(jìn)行編輯幾乎是不可能的事情，但在Vivado下成為可能。Vivado對Tcl的支持，使得Tcl腳本在FPGA設(shè)計中有了用武之地。本文通過一個實(shí)例演示如何在Vivado下利用Tcl腳本對綜合...
基于FPGA的Vivado功耗估計和優(yōu)化
資源、速度和功耗是FPGA設(shè)計中的三大關(guān)鍵因素。隨著工藝水平的發(fā)展和系統(tǒng)性能的提升，低功耗成為一些產(chǎn)品的目標(biāo)之一。功耗也隨之受到越來越多的系統(tǒng)工程師和FPGA工程師的關(guān)注。Xilinx新一...
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)
本文設(shè)計一種基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)，能夠?qū)崿F(xiàn)2D圖形繪制，構(gòu)成各種飛行參數(shù)畫面，同時疊加外景視頻圖像。BRAM資源占用方面，視頻旋轉(zhuǎn)算法需要279個36Kb的BRAM；DDR3吞吐量方面，系統(tǒng)吞...
使用JESD204B同步多個ADC
許多通信、儀器儀表和信號采集系統(tǒng)需要通過多個模數(shù)轉(zhuǎn)換器（ADC）對多個模擬輸入信號進(jìn)行同時采樣。隨后，經(jīng)過采樣得到的數(shù)據(jù)需被處理以實(shí)現(xiàn)各個通道的同步，然而他們各自有不同的時延...
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