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FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開(kāi)發(fā)板、FPGA CPLD知識(shí)以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用
前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說(shuō)說(shuō)FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺(jué)很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺(jué)寫(xiě)的很好轉(zhuǎn)發(fā)來(lái)與大家共享，文章如下...
XILINX FFT IP的使用（續(xù)）
XN_RE: 輸入信號(hào),輸入數(shù)據(jù)總線的實(shí)部，以2的補(bǔ)碼形式輸入，位寬8~24比特。...
PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？
一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開(kāi)始本人也以為是兩個(gè)公司的不同說(shuō)法而已，后來(lái)在論壇上見(jiàn)到有人在問(wèn)兩者的不同，細(xì)看下，原來(lái)真是兩個(gè)不一樣的...
FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法
目前,大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì),對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求,一般在FPGA設(shè)計(jì)中采用全局...
Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查。...
如何寫(xiě)代碼減少邏輯單元的使用數(shù)量？
盡量不要使用"大于""小于"這樣的判斷語(yǔ)句, 這樣會(huì)明顯增加使用的邏輯單元數(shù)量 .看一下報(bào)告,資源使用差別很大....
2017-02-11 標(biāo)簽：代碼邏輯單元數(shù)量 1268
賽靈思DCM概述和應(yīng)用技巧
DCM:即 Digital Clock Manager 數(shù)字時(shí)鐘管理，關(guān)于DCM的作用： 顧名思義DCM的作用就是管理，掌控時(shí)鐘的專用模塊。...
賽靈思FPGA的SRL16移位寄存器原理與使用
可以定義移位長(zhǎng)度的移位寄存器。就是用一個(gè)lut可以實(shí)現(xiàn)16位的移位寄存器。...
賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)技巧
以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查 。...
基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)
用了半個(gè)多月的ISE，幾乎全是自學(xué)起來(lái)的，碰到了很多很多讓人DT好久的小問(wèn)題，百度也百不到，后來(lái)還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)橐恍┬?wèn)題而糾結(jié)，把這幾天的...
用CORDIC IP產(chǎn)生SINE波形
以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：...
多核處理器會(huì)取代FPGA嗎？
有人認(rèn)為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應(yīng)用中正逐步替代現(xiàn)場(chǎng)可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負(fù)責(zé)圖形繪...
說(shuō)說(shuō)賽靈思（Xilinx ）的FPGA 高速串行收發(fā)器
賽靈思（Xilinx）公司FPGA器件的高速串行收發(fā)器類別如下...
淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議
最近在寫(xiě)代碼的時(shí)候總是在思考，我寫(xiě)的這個(gè)能被綜合嗎？總是不放心，或是寫(xiě)完了綜合的時(shí)候出問(wèn)題，被搞的非常煩惱，雖然看了一些書(shū)，比如對(duì)組合邏輯用阻塞賦值，時(shí)序用非阻塞賦值，延...
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？（5）
在FPGA設(shè)計(jì)中，我們往往習(xí)慣在HDL文件的端口聲明中加入一個(gè)reset信號(hào)，卻忽略了它所帶來(lái)的資源消耗。仔細(xì)分析一下，竟會(huì)有如此之多的影響：...
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？（4）
在某種意義上講，這是一個(gè)上電之后的“終極的”全局復(fù)位操作，因?yàn)樗粌H僅是對(duì)所有的觸發(fā)器進(jìn)行了復(fù)位操作，還初始化了所有的RAM單元。...
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？（3）
好消息是，在絕大多數(shù)設(shè)計(jì)中（白皮書(shū)說(shuō)是超過(guò)99.99%？應(yīng)該是老外寫(xiě)文檔的習(xí)慣吧），復(fù)位信號(hào)的時(shí)序是無(wú)關(guān)緊要的——通常情況下，大部分電路都能夠正常工作。...
ISE13.1調(diào)用Modelsim10.0出現(xiàn)的一點(diǎn)小問(wèn)題及解決過(guò)程
在System Generator做了點(diǎn)仿真，驗(yàn)證成功之后，自動(dòng)生成了testbench文件，然后在ISE中打開(kāi)生成的工程，調(diào)用Modelsim選擇behavior仿真.........
Xilinx FPGA用戶約束文件
其中“l(fā)ocation”可以是FPGA芯片中任一或多個(gè)合法位置。如果為多個(gè)定位，需要用逗號(hào)“,”隔開(kāi)，如下所示...
如何在ISE中更新老版本的IP核
在ISE中打開(kāi)以前做的一個(gè)工程時(shí)，總是不停地提示 INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the selected IP Block_Memory_Generator v3.1 to a more recent version....
今天解決了一個(gè)很基礎(chǔ)的問(wèn)題
今天解決了一個(gè)很基礎(chǔ)的問(wèn)題 在論壇里看到有人提問(wèn)如下代碼報(bào)錯(cuò)：...
2017-02-11 標(biāo)簽：代碼 1123
FPGA手工布局的原因、方法、工具和差異
首先人比機(jī)器更聰明，更了解自己設(shè)計(jì)的需求和結(jié)構(gòu)。其次在關(guān)鍵路徑上的手工布局能提高時(shí)序性能，使不滿足要求變成滿足要求。...
Intel的22nm 3D工藝牛，到底牛到什么程度？
intel的22nm 3D工藝牛，到底牛到什么程度，到底對(duì)業(yè)界有神馬影響，俺也搞不太清楚。這不，一封email全搞定了。...
基于FPGA的交流電機(jī)驅(qū)動(dòng)器的電流控制器4
之所以利用FPGA來(lái)實(shí)現(xiàn)控制功能，主要是為了充分利用其并行性，從而極大地降低計(jì)算延時(shí)。在高性能的電機(jī)調(diào)速系統(tǒng)中（此時(shí)控制系統(tǒng)的成本增加相比其整體成本可以忽略），將極大地提供控...
2017-02-11 標(biāo)簽：FPGA電流控制器交流電機(jī)驅(qū)動(dòng)器 1193
基于FPGA的交流電機(jī)驅(qū)動(dòng)器的電流控制器3
正如之前所提到，仿真步驟在Matlab-simulink軟件環(huán)境中已經(jīng)演示過(guò)。它的目標(biāo)是： 改變完整的控制系統(tǒng)的功能；根據(jù)控制系統(tǒng)的缺陷所需，找到每個(gè)控制變量合適的采樣周期和定點(diǎn)格式改進(jìn)。...
2017-02-11 標(biāo)簽：FPGA電流控制器交流電機(jī)驅(qū)動(dòng)器 1423
基于FPGA的交流電機(jī)驅(qū)動(dòng)器的電流控制器2
FPGA技術(shù)允許在靈活的設(shè)計(jì)環(huán)境內(nèi)開(kāi)發(fā)特別的硬件結(jié)構(gòu)。相比微處理器和DSP處理器的標(biāo)準(zhǔn)結(jié)構(gòu)來(lái)說(shuō)，F(xiàn)PGA的這項(xiàng)特點(diǎn)給設(shè)計(jì)者有了很大的自由度，這是因?yàn)樗芙⑻貏e的硬件結(jié)構(gòu)，如此去匹配一...
2017-02-11 標(biāo)簽：FPGA電流控制器交流電機(jī)驅(qū)動(dòng)器 1250
基于FPGA的交流電機(jī)驅(qū)動(dòng)器的電流控制器1
本文的主要目的在于講述在數(shù)字控制器中使用FPGA作為組成部分的好處。出于這個(gè)目的，各種應(yīng)用于直流電機(jī)驅(qū)動(dòng)器的電流控制技術(shù)得到了設(shè)計(jì)和實(shí)施。...
2017-02-11 標(biāo)簽：FPGA電流控制器交流電機(jī)驅(qū)動(dòng)器 2064
一種基于FPGA的PXA270外設(shè)時(shí)序轉(zhuǎn)換接口設(shè)計(jì)
ARCNET協(xié)議應(yīng)用于高速動(dòng)車組列車通信網(wǎng)絡(luò)時(shí)，產(chǎn)生中央控制單元處理器PXA270與專用協(xié)議控制器件COM20020相連的時(shí)序不匹配問(wèn)題，若用通用數(shù)字電路模塊進(jìn)行時(shí)序轉(zhuǎn)換，PXA270需占用PXA270專門的資源...
2017-02-11 標(biāo)簽：FPGApxa270時(shí)序轉(zhuǎn)換接口 1455
推陳出新 時(shí)鐘同步技術(shù)的現(xiàn)狀及發(fā)展
作為數(shù)字通信網(wǎng)的基礎(chǔ)支撐技術(shù)，時(shí)鐘同步技術(shù)的發(fā)展演進(jìn)始終受到通信網(wǎng)技術(shù)發(fā)展的驅(qū)動(dòng)。...
2017-02-11 標(biāo)簽：鎖相環(huán)技術(shù)時(shí)鐘同步技術(shù)通信網(wǎng)技術(shù) 1673
利用Zynq SoC的片上存儲(chǔ)空間實(shí)現(xiàn)AMP通信
上周我們實(shí)現(xiàn)了AMP（非對(duì)稱多進(jìn)程處理）模式，并且在ZynqSoC上實(shí)現(xiàn)了系統(tǒng)的啟動(dòng)和運(yùn)行，在ZynqSoC的兩個(gè)ARM Cortex-A9 MPCore處理器上嘗試了最基本的軟件應(yīng)用。...
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