電子發(fā)燒友網(wǎng)>可編程邏輯>FPGA/ASIC技術(shù)>
FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開發(fā)板、FPGA CPLD知識以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
Verilog代碼設(shè)計(jì)案例分析
Verilog以其靈活性而得到大部分FPGA設(shè)計(jì)者的喜愛，然而有些時(shí)候，這些靈活性也帶來一些小問題，因此我們要記住，電腦永遠(yuǎn)沒人我們聰明，我們一定要提前知道代碼會被綜合成什么樣子。...
讓DSP工程師轉(zhuǎn)行FPGA開發(fā)的兩大理由
FPGA能為今天許多需要DSP功能的復(fù)雜應(yīng)用提供快速、低成本的解決方案。不過，許多DSP工程師在傳統(tǒng)上擅長軟件開發(fā)，當(dāng)涉及到硬件時(shí)他們可能就不知道該從何下手。...
一個(gè)合格FPGA 工程師的基本要求
一個(gè)合格的FPGA工程師需要掌握哪些知識？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。...
減少Xilinx Ise與Modelsim聯(lián)合仿真的錯(cuò)誤方法
我們經(jīng)常使用Xilinx Ise與Modelsim聯(lián)合仿真，但是經(jīng)常出現(xiàn)一些由于庫沒有編譯而出現(xiàn)的錯(cuò)誤！下面是我總結(jié)的方法：...
ARM、DSP、FPGA的區(qū)別是什么？
ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的RISC處理器、相關(guān)技術(shù)及軟件。...
FPGA學(xué)習(xí)流程總結(jié)
熟悉數(shù)字電路，門電路，組合邏輯電路、時(shí)序邏輯電路...
七點(diǎn)入手讓你快速掌握FPGA開發(fā)
任何一個(gè)硬件工程師對FPGA都不會陌生，就好比C語言對于軟件工程師來說是必修課程一樣，只要是電子相關(guān)專業(yè)的學(xué)生，都要學(xué)習(xí)可編程邏輯這門課程。...
我對VHDL的延時(shí)理解
VHDL中的delta延時(shí)大于零，但小于任何指定的延時(shí)（指定的延時(shí)包括after指定的慣性延時(shí)和transport指定的傳輸延時(shí)）。...
ISE設(shè)計(jì)有關(guān)疑難問題與解決連載之綜合warning解決辦法
狀態(tài)機(jī)中沒有將所有條件都寫齊，或狀態(tài)機(jī)中的輸出沒初始化。...
2017-02-11 標(biāo)簽：賽靈思狀態(tài)機(jī)ISE 4086
如何在EDK中使用自己的 IP核？
如何在EDK中使用自己的 IP核呢？ 這是很多人夢寐以求的事情。然而在EDK以及ISE的各種文檔中對此卻遮遮掩掩，欲語還休。...
FPGA/CPLD設(shè)計(jì)小技巧
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查 。...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（5）
當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過一級(即超過單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。...
FPGA開發(fā)與學(xué)習(xí)連載4
Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號都必須在always @(敏感電平列表)中列出,always中if語句的判斷表達(dá)式必須在敏感電平列表中列出。...
《Reuse methodology manual》讀書筆記：RTL編程指導(dǎo)
在《Reuse methodology manual》第五章，主要收集了一些HDL代碼的規(guī)范和指導(dǎo)。遵照這些規(guī)范或者指導(dǎo)的目的是讓你的代碼更加的具有可讀性、可修改性、可重用；這個(gè)應(yīng)該是所有語言所追求的；而針...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（4）
當(dāng)你需要將FPGA/CPLD內(nèi)部的信號通過管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號通過用時(shí)鐘鎖存后輸出。因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與FP...
FPGA開發(fā)與學(xué)習(xí)連載：Verilog設(shè)計(jì)經(jīng)驗(yàn)談
Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號都必須在 always @(敏感電平列表)中列出,always中if語句的判斷表達(dá)式必須在敏感電平列表中列出。...
賽靈思 ISE所涉及的一些命令以及Command Line的使用
所有的Commandline都可以在ISE的help->User Manuals里查到，在User Manuals中...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（3）
注意：當(dāng)使用多級非門的時(shí)候綜合器往往會將其優(yōu)化掉，因?yàn)榫C合器會認(rèn)為一個(gè)信號非兩次還是它自己。 需要說明的是在FPGA/CPLD內(nèi)部結(jié)構(gòu)是一種標(biāo)準(zhǔn)的宏單元，下圖是Xilinx公司的Spartans II系列器...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（2）
異步設(shè)計(jì)不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。因此，異步輸入常常會把錯(cuò)誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識別...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（1）
在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)...
如何成長為合格的FPGA開發(fā)者
論壇中很多朋友是剛剛進(jìn)入EDA設(shè)計(jì)領(lǐng)域的，自從進(jìn)入這個(gè)論壇以來，很多朋友談了自己的期望和困惑，下面我僅僅談一些我個(gè)人的想法，希望對您有一點(diǎn)幫助。也歡迎更多的朋友參與討論，發(fā)表...
一個(gè)牛人對FPGA的理解－－太可怕了！
FPGA多數(shù)情況下相比ASIC而言，芯片成本大概是100倍的關(guān)系，最大的浪費(fèi)在LUT這里，做出一個(gè)LUT-4需要16位存儲單元，再加一個(gè)4－16譯碼器，以及其它的連線資源，做成一個(gè)LUT－4，至少需要16×6＋...
2017-02-11 標(biāo)簽：FPGA 60997
利用Xilinx的XPS工具寫的一個(gè)時(shí)鐘程序
新建工程，添加duan ,wei ,Leds_8Bit三個(gè)GPio外設(shè)，并且將其與總線連接，設(shè)置地址和相應(yīng)的長度。然后將添加的三個(gè)GPio端口在port下的GPio_d_out設(shè)置為make External,用來產(chǎn)生外部GPIO連接。...
蘋果喬布斯的三個(gè)故事
在全球科技界，我只有一個(gè)偶像，他不是比爾·蓋茨，而是斯蒂文·喬布斯。如果說蓋茨讓微軟成為傳奇，那么喬布斯本人就是傳奇。...
賽靈思FPGA中LVDS差分高速傳輸?shù)膶?shí)現(xiàn)
低壓差分傳送技術(shù)是基于低壓差分信號(Low Volt-agc Differential signaling)的傳送技術(shù)，從一個(gè)電路板系統(tǒng)內(nèi)的高速信號傳送到不同電路系統(tǒng)之間的快速數(shù)據(jù)傳送都可以應(yīng)用低壓差分傳送技術(shù)來實(shí)現(xiàn)，...
在modelsim中指定賽靈思的仿真庫方法
批命令 A、開始-運(yùn)行：cmd 在DOS窗口輸入：“ compxlib –s mti_se –f all –l all –o c:\Modeltech _6.5d\xilinx_libs –p c:\Modeltech _6.5d\win32 ” c:\Modeltech _6.5d是modelsim的安裝目錄。整個(gè)運(yùn)行時(shí)間會很長。...
新手如何學(xué)習(xí)FPGA外圍硬件電路設(shè)計(jì)
在論壇里有人發(fā)帖子，問關(guān)于FPGA的硬件電路問題，我想涉及到這個(gè)問題的基本都是硬件工程師或者在讀學(xué)生，所以我介紹一下我是怎么學(xué)習(xí)FPGA的硬件電路設(shè)計(jì)的吧！...
FPGA的結(jié)構(gòu)特點(diǎn)與開發(fā)
我這個(gè)題目想說明的是，F(xiàn)PGA的內(nèi)部的有其相應(yīng)的Fabric，如何在開發(fā)過程中最好最大限度的使用它。...
FPGA開發(fā)要注意的十大要點(diǎn)
FPGA器件選型的7個(gè)原則：器件供貨渠道和開發(fā)工具的支持、器件的硬件資源、器件的電氣接口標(biāo)準(zhǔn)、器件的速度等級、器件的穩(wěn)定等級、器件的封裝和器件的價(jià)格。...
2017-02-11 標(biāo)簽：FPGA 1780
數(shù)字電路中的幾個(gè)基本概念
建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器......
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
