可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA案例解析：針對(duì)源同步的時(shí)序約束
約束流程 說到FPGA時(shí)序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統(tǒng)上來看，同步時(shí)序約束可以分為系統(tǒng)同步與源同步兩大類。簡(jiǎn)單點(diǎn)來...
何謂高斯噪聲？ 一文了解高斯濾波器
濾波，即強(qiáng)調(diào)圖像中的某些特征，或者去除圖像中某些不需要的信息。例如：圖像去燥、圖像增強(qiáng)、邊緣檢測(cè)等。...
梳狀濾波器以及積分梳狀濾波器的FPGA實(shí)現(xiàn)
作者：lee 在實(shí)現(xiàn)多級(jí)CIC濾波器前我們先來了解滑動(dòng)平均濾波器、微分器、積分器以及梳狀濾波器原理。CIC濾波器在通信信號(hào)處理中有著重要的應(yīng)用。 這篇文章來介紹梳狀濾波器以及積分梳狀濾...
FPGA設(shè)計(jì)之GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器
xilinx的7系列FPGA根據(jù)不同的器件類型，集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器，四種收發(fā)器主要區(qū)別是支持的線速率不同，圖一可以說明在7系列里面器件類型和支持的收發(fā)器類型以及最大...
FPGA高速收發(fā)器的GTX發(fā)送端解析
每一個(gè)收發(fā)器擁有一個(gè)獨(dú)立的發(fā)送端，發(fā)送端有PMA（Physical Media Attachment，物理媒介適配層）和PCS（PhysicalCoding Sublayer，物理編碼子層）組成，其中PMA子層包含高速串并轉(zhuǎn)換(Serdes)、預(yù)/后加重、接...
2020-11-20 標(biāo)簽：FPGApcb收發(fā)器驅(qū)動(dòng)器 8137
FPGA調(diào)試的LVDS信號(hào)線間串?dāng)_問題
在FPGA調(diào)試過程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也非常重要。在剛上板調(diào)試不順利的時(shí)候，不妨拿示波器看一下信號(hào)的質(zhì)量，比如時(shí)鐘信號(hào)的質(zhì)量...
HDMI VCU118設(shè)計(jì)移植到VCU128開發(fā)板的步驟解析
簡(jiǎn)介與視頻示例設(shè)計(jì)概覽 許多視頻 IP 核都附帶有示例設(shè)計(jì)。這些設(shè)計(jì)用于 IP 演示，并提供示例以供您在自己的設(shè)計(jì)中使用 IP 核時(shí)作為參考。 這些 IP 示例設(shè)計(jì)的介紹請(qǐng)參閱 IP《產(chǎn)品指南》第...
FPGA SGMII接口前導(dǎo)碼小于7個(gè)字節(jié)55的解決方案
在使用Xilinx FPGA芯片中SGMII IP核進(jìn)行千兆以太網(wǎng)調(diào)試時(shí)，經(jīng)常會(huì)遇到以太網(wǎng)接口收到的前導(dǎo)碼長度不足7個(gè)字節(jié)55的情況，但這種情況確實(shí)正?，F(xiàn)象。這就要求在設(shè)計(jì)代碼處理前導(dǎo)碼時(shí)不能將55的個(gè)...
FPGA硬件加速的圖像大小調(diào)整案例分析
概述 此項(xiàng)目解釋了如何在FPGA上使用resizer IP來調(diào)整圖像的大小。其中對(duì)比了兩種圖像大小調(diào)整的解決方案的運(yùn)算速度，其中之一為使用Python Image Library通過軟件算法實(shí)現(xiàn)圖像大小調(diào)整，另一種使...
并行工程(CE)技術(shù)能否實(shí)現(xiàn)FPGA高處理狀態(tài)和低處理狀態(tài)轉(zhuǎn)換
要想理解和管理FPGA設(shè)計(jì)師如何在設(shè)計(jì)周期早期在FPGA上實(shí)現(xiàn)高處理狀態(tài)和低處理狀態(tài)之間的轉(zhuǎn)換，將顯著影響電源設(shè)計(jì)師優(yōu)化電源設(shè)計(jì)和滿足系統(tǒng)功耗要求的可選方法。FPGA中的每個(gè)電源軌沒有要...
2020-11-18 標(biāo)簽：FPGA 1569
FPGA設(shè)計(jì)中涉及的10個(gè)知識(shí)點(diǎn)
1、什么是同步邏輯和異步邏輯？ 同步時(shí)序邏輯電路的特點(diǎn)：電路中所有的觸發(fā)器都是與同一個(gè)時(shí)鐘或者該時(shí)鐘的衍生時(shí)鐘驅(qū)動(dòng)，而且當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將...
詳細(xì)解讀FPGA復(fù)位的重點(diǎn)
本篇文章參考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global 在沒看這篇文章前，回想一下平時(shí)我們常用的復(fù)位方式： ① 首先，上電后肯定是要復(fù)位一下，不然仿真時(shí)會(huì)出現(xiàn)沒有初值的情...
2020-11-18 標(biāo)簽：FPGA寄存器Xilinx復(fù)位信號(hào) 7105
Python中參數(shù)化測(cè)試的實(shí)現(xiàn)思路解析
通常而言，一個(gè)測(cè)試方法就是一個(gè)最小的測(cè)試單元，其功能應(yīng)該盡量地原子化和單一化。...
2020-11-08 標(biāo)簽：python 811
FPGA工程的Verilog HDL初學(xué)者設(shè)計(jì)要點(diǎn)
要養(yǎng)成良好的Verilog代碼風(fēng)格，要先有硬件電路框圖之后再寫代碼的習(xí)慣，設(shè)計(jì)出良好的時(shí)序，這樣才能在FPGA開發(fā)或者ASIC設(shè)計(jì)中起到事半功倍的效果，否則會(huì)事倍功半。...
Vivado時(shí)序案例分析之解脈沖寬度違例
BY Hemang Divyakant Parikh 有多種類型的時(shí)序違例可歸類為脈沖寬度違例。 - 最大偏差違例（詳見 此處 ） - 最小周期違例（本文詳解之重點(diǎn)）。 - 最大周期違例 - 低脈沖寬度違例 - 高脈沖寬度違例...
FPGA案例之時(shí)序路徑與時(shí)序模型解析
時(shí)序路徑 典型的時(shí)序路徑有4類，如下圖所示，這4類路徑可分為片間路徑（標(biāo)記①和標(biāo)記③)和片內(nèi)路徑（標(biāo)記②和標(biāo)記④）。 對(duì)于所有的時(shí)序路徑，我們都要明確其起點(diǎn)和終點(diǎn)，這4類時(shí)序路徑...
FPGA選型時(shí)的速度等級(jí)參數(shù)解析
本文主要介紹FPGA選型時(shí)的速度等級(jí)這個(gè)參數(shù)。 大家在進(jìn)行FPGA選型時(shí)都會(huì)看見一個(gè)參數(shù)：Speed Grade，這就是芯片的速度等級(jí)。 芯片的速度等級(jí)不是專門設(shè)計(jì)出來的，而是在芯片生產(chǎn)出來之后，實(shí)...
FPGA設(shè)計(jì)中Tcl在Vivado中的基礎(chǔ)應(yīng)用
Tcl介紹 Vivado是Xilinx最新的FPGA設(shè)計(jì)工具，支持7系列以后的FPGA及Zynq 7000的開發(fā)。與之前的ISE設(shè)計(jì)套件相比，Vivado可以說是全新設(shè)計(jì)的。無論從界面、設(shè)置、算法，還是從對(duì)使用者思路的要求，都...
FPGA時(shí)序案例分析之時(shí)鐘周期約束
時(shí)鐘周期約束，顧名思義，就是我們對(duì)時(shí)鐘的周期進(jìn)行約束，這個(gè)約束是我們用的最多的約束了，也是最重要的約束。...
FPGA時(shí)序案例之多周期路徑分析
在單時(shí)鐘域下，發(fā)送端和接收端時(shí)鐘是同頻同相的，如果兩個(gè)時(shí)鐘同頻不同相怎么處理？...
FPGA知識(shí)之xdc約束優(yōu)先級(jí)
xdc約束優(yōu)先級(jí) 在xdc文件中，按約束的先后順序依次被執(zhí)行，因此，針對(duì)同一個(gè)時(shí)鐘的不同約束，只有最后一條約束生效。 雖然執(zhí)行順序是從前到后，但優(yōu)先級(jí)卻不同；就像四則運(yùn)算一樣，+-x都...
Vivado/ISE中不同類型的許可證時(shí)常放的錯(cuò)誤解析
BY Anatoli Curran 在 Vivado/ISE 中遇到許可問題時(shí)，該怎么辦呢？ 本文介紹了使用不同類型的許可證時(shí)可能遇到的不同問題。您可單擊以下標(biāo)題，以跳轉(zhuǎn)到當(dāng)前使用的許可證類型的相關(guān)內(nèi)容。 首先值...
FPGA之主時(shí)鐘約束解析
約束主時(shí)鐘 在這一節(jié)開講之前，我們先把wave_gen工程的wave_gen_timing.xdc中的內(nèi)容都刪掉，即先看下在沒有任何時(shí)序約束的情況下會(huì)綜合出什么結(jié)果？ 對(duì)工程綜合并Implementation后，Open Implemented De...
FPGA案例之衍生時(shí)鐘約束
約束衍生時(shí)鐘 系統(tǒng)中有4個(gè)衍生時(shí)鐘，但其中有兩個(gè)是MMCM輸出的，不需要我們手動(dòng)約束，因此我們只需要對(duì)clk_samp和spi_clk進(jìn)行約束即可。約束如下： create_generated_clock -name clk_samp -source [get_pins...
深度解析FPGA時(shí)序的進(jìn)位鏈
在FPGA中我們寫的最大的邏輯是什么？相信對(duì)大部分朋友來說應(yīng)該是計(jì)數(shù)器，從最初板卡的測(cè)試時(shí)我們會(huì)閃爍LED，到復(fù)雜的AXI總線中產(chǎn)生地址或者last等信號(hào)，都會(huì)用到計(jì)數(shù)器，使用計(jì)數(shù)器那必然...
2020-11-16 標(biāo)簽：FPGA計(jì)數(shù)器 7536
FPGA的設(shè)計(jì)中為什么避免使用鎖存器
前言 在FPGA的設(shè)計(jì)中，避免使用鎖存器是幾乎所有FPGA工程師的共識(shí)，Xilinx和Altera也在手冊(cè)中提示大家要慎用鎖存器，除非你明確知道你確實(shí)需要一個(gè)latch來解決問題。而且目前網(wǎng)上大多數(shù)文章都...
深度解析Xilinx FPGA的GTx的參考時(shí)鐘
本文主要介紹Xilinx FPGA的GTx的參考時(shí)鐘。下面就從參考時(shí)鐘的模式、參考時(shí)鐘的選擇等方面進(jìn)行介紹。 參考時(shí)鐘的模式 參考時(shí)鐘可以配置為輸入模式也可以是輸出模式，但是在運(yùn)行期間不能切...
FPGA設(shè)計(jì)中兩種IO約束：管腳約束，延遲約束
I/O約束 I/O約束是必須要用的約束，又包括管腳約束和延遲約束。 管腳約束 管腳約束就是指管腳分配，我們要指定管腳的PACKAGE_PIN和IOSTANDARD兩個(gè)屬性的值,前者指定了管腳的位置,后者指定了管腳...
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