可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
自制RISC-V源碼與設(shè)計(jì)流程案例分析
Overlay 簡介 RISC-V-On-PYNQ Overlay實(shí)現(xiàn)了在PYNQ-Z2板上的RISC-V處理器及工具鏈集成，并提供了完整的RISC-V源碼與設(shè)計(jì)流程，得益于PYNQ軟件框架，其支持在Jupyter Notebook對RISC-V進(jìn)行編譯、調(diào)試與驗(yàn)證，即...
2020-11-08 標(biāo)簽：XilinxAXI內(nèi)存控制器RISC-V 8276
基于7nm工藝的FPGA加速芯片-ACAP
引言 隨著人工智能和5G的興起，數(shù)據(jù)處理對芯片的算力和帶寬要求更高。為了布局未來，助力人工智能和5G，賽靈思也推出了自己的FPGA加速芯片-ACAP。ACAP是一款基于7nm工藝，集成了通用處理器（...
2020-11-05 標(biāo)簽：FPGAgpu人工智能數(shù)據(jù)存儲(chǔ)器ACAP 4909
基于FPGA的HLS圖像處理IP核設(shè)計(jì)
1. 初識(shí)XILINX 初識(shí)XILINX，是PYNQ-Z2。當(dāng)時(shí)剛學(xué)完學(xué)校的數(shù)字電路課程，對FPGA并不了解，學(xué)校課程也僅僅是用VHDL驗(yàn)證了一些基礎(chǔ)的FPGA實(shí)驗(yàn)，例如生成一個(gè)n進(jìn)位序列碼。并不知道FPGA有這么廣闊的應(yīng)...
基于FPGA技術(shù)實(shí)現(xiàn)FFShark方案
三端口可編程N(yùn)IC設(shè)備，以其與生俱來的結(jié)構(gòu)優(yōu)勢在各種場景下都可以大顯身手，尤其是在網(wǎng)絡(luò)測量和網(wǎng)絡(luò)監(jiān)控領(lǐng)域。在FCCM2020會(huì)議上，一篇100G開源的類似于本公眾號(hào)之前介紹的1G網(wǎng)絡(luò)監(jiān)兵的研究...
基于FPGA集群的NEST仿真器設(shè)計(jì)
本案例來源于第三屆全國大學(xué)生FPGA創(chuàng)新設(shè)計(jì)競賽中江南大學(xué)的OpenHEC lab團(tuán)隊(duì)，他們的作品基于PYNQ開源軟件框架。PYNQ框架提供了完整的訪問FPGA資源的Python library，通過高層次的封裝，讓開發(fā)者通...
FPGA上的HBM性能實(shí)測結(jié)果分析
本文是第一篇詳細(xì)介紹HBM在FPGA上性能實(shí)測結(jié)果的頂會(huì)論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），文章，目前采用Chiplet技術(shù)的光口速率可以達(dá)到驚人的2Tbps。而本文介紹的同樣采用...
ASK信號(hào)的解調(diào)原理 ASK解調(diào)技術(shù)的FPGA實(shí)現(xiàn)
完整的ASK解調(diào)電路包括基帶解調(diào)及位同步時(shí)鐘的提取，對于數(shù)字解調(diào)系統(tǒng)來講，我們需要在接收端獲得與發(fā)送端相同的數(shù)據(jù)信息，最終輸出的結(jié)果是數(shù)據(jù)流，以及與數(shù)據(jù)流同步的位同步時(shí)鐘信號(hào)...
2020-11-03 標(biāo)簽：FPGA無線通信波形ASK時(shí)鐘信號(hào) 30282
面向未來的AI加速， ACAP可編程器件具有突破性意義
數(shù)字化的生活方式和新興的物聯(lián)網(wǎng)與云端計(jì)算及數(shù)據(jù)服務(wù)的快速增長密不可分。云是全新的生活與工作方式的中心。...
2020-09-28 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò)賽靈思gpuAI 3204
詳解基于賽靈思的Versal? ACAP設(shè)計(jì)創(chuàng)建步驟
Versal ACAP（自適應(yīng)計(jì)算加速平臺(tái)）是高度集成化的多核計(jì)算平臺(tái)，可通過靈活的自適應(yīng)能力來滿足不斷變化的動(dòng)態(tài)算法的需求。VCK190 是賽靈思最早發(fā)布的 Versal AI Core 評(píng)估器件之一。 本篇博文將...
如何利用FPGA部分可重配置特性實(shí)現(xiàn)PYNQ-PRIO經(jīng)典案例
此項(xiàng)目中在PYNQ框架下有兩種驅(qū)動(dòng)這些IP的方式：一是直接使用PYNQ提供的API操作overlay里面的IP，二是將這些IP通過DTS（Device Tress Source）注冊到linux sysfs中，然后調(diào)用linux提供的驅(qū)動(dòng)。...
rs232轉(zhuǎn)rs485原理圖深度解析
在網(wǎng)站上，看到RS232轉(zhuǎn)RS485的一個(gè)電路圖，如下圖所示。元件主要是HN232CP和MAX485CPA，也就是TTL轉(zhuǎn)232電路和TTL轉(zhuǎn)485電路的結(jié)合體?？墒沁@個(gè)電路卻不好分析，幾經(jīng)查找與思考，才得到一點(diǎn)覺悟。...
FIR數(shù)字濾波器的設(shè)計(jì)及驗(yàn)證方案
一 .濾波器介紹 濾波器是一種用來減少，消除干擾的電器部件，有對特定頻率的頻點(diǎn)或該頻點(diǎn)以外的頻率信號(hào)進(jìn)行有效濾除，從而實(shí)現(xiàn)消除干擾、獲取特定頻率信號(hào)的功能。數(shù)字濾波器相比模擬...
如何在FPGA上實(shí)現(xiàn)HDL代碼完成MATLAB轉(zhuǎn)換
如果您正在使用 MATLAB 建模數(shù)字信號(hào)處理(DSP)或者視頻和圖像處理算法，并且最終將其用于 FPGA 或 ASIC，本文可能將為你帶來幫助。 從 MATLAB 生成 HDL 代碼 FPGA 在通用處理器(GPP)和專用集成電路(...
2020-11-08 標(biāo)簽：FPGAmatlabasic數(shù)字信號(hào)處理HDL 6070
賽靈思FPGA與VMware vSphere相結(jié)合實(shí)現(xiàn)高吞吐量、低時(shí)延ML推斷性能
硬件加速器已在數(shù)據(jù)中心得到普遍使用，一系列新的工作負(fù)載已經(jīng)能夠成熟地發(fā)揮 FPGA 的加速優(yōu)勢及其更優(yōu)異的計(jì)算效率。業(yè)界對機(jī)器學(xué)習(xí) (ML) 的關(guān)注度不斷提高，推動(dòng) FPGA 加速器在私有云、公...
2020-09-29 標(biāo)簽：FPGA賽靈思云計(jì)算機(jī)器學(xué)習(xí) 4059
FPGA芯片用于神經(jīng)網(wǎng)絡(luò)算法優(yōu)化的設(shè)計(jì)實(shí)現(xiàn)方案
前言 AI芯片（這里只談FPGA芯片用于神經(jīng)網(wǎng)絡(luò)加速）的優(yōu)化主要有三個(gè)方面：算法優(yōu)化，編譯器優(yōu)化以及硬件優(yōu)化。算法優(yōu)化減少的是神經(jīng)網(wǎng)絡(luò)的算力，它確定了神經(jīng)網(wǎng)絡(luò)部署實(shí)現(xiàn)效率的上限。...
2020-09-29 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò)AI芯片AI芯片FPGA神經(jīng)網(wǎng)絡(luò)算法優(yōu)化 6113
如何在實(shí)現(xiàn)流程中將RQA與RQS結(jié)合使用的設(shè)計(jì)示例
通過之前的博文，我們已經(jīng)學(xué)會(huì)了如何使用 Report QoR Assessment (RQA) 和 Report QoR Suggestions (RQS) 來改進(jìn)總體設(shè)計(jì)分析以及設(shè)計(jì)的時(shí)序收斂體驗(yàn)。 本篇博文將通過一個(gè)具體設(shè)計(jì)示例來演示如何在實(shí)現(xiàn)流...
FPGA程序設(shè)計(jì)：如何封裝AXI_SLAVE接口IP
在FPGA程序設(shè)計(jì)的很多情形都會(huì)使用到AXI接口總線，以PCIe的XDMA應(yīng)用為例，XDMA有兩個(gè)AXI接口，分別是AXI4 Master類型接口和AXI-Lite Master類型接口，可通過M_AXI接口對數(shù)據(jù)進(jìn)行讀取操作，此時(shí)設(shè)計(jì)一個(gè)...
UltraScale/UltraScale+ GTH/GTY 收發(fā)器線速率設(shè)置的方法
本篇博文主要講解了動(dòng)態(tài)更改 UltraScale/UltraScale+ GTH/GTY 收發(fā)器線速率設(shè)置的方法。 您是否曾想過要使用 UltraScale/UltraScale+ GTH/GTY 收發(fā)器來動(dòng)態(tài)更改線速率設(shè)置？ 有許多客戶會(huì)將 GTH/GTY 收發(fā)器用于...
2020-11-04 標(biāo)簽：收發(fā)器UltraScale 9981
FPGA約束中的Tcl指令技術(shù)探討
我們前面講到過get_pins和get_ports的區(qū)別，而且我們也用過get_cells、get_clocks和get_nets這幾個(gè)指令，下面就通過一張圖直觀展現(xiàn)它們的區(qū)別。...
10G/25G以太網(wǎng)IP自協(xié)商調(diào)試方案
*此調(diào)試過程亦適用于10G, 25G, 40G, 50G, 100G以太網(wǎng)IP核，每個(gè)IP可能會(huì)有些細(xì)節(jié)上的不同，但整個(gè)自協(xié)商和LinkTraining過程是類似的，可以作為參考。 *如果是40G/50G, 100G以太網(wǎng)，選的是多通道的IP，務(wù)...
基于PYNQ的軟件框架實(shí)現(xiàn)SSD目標(biāo)檢測算法硬件加速方案
設(shè)計(jì)目的與應(yīng)用 隨著人工智能的發(fā)展，神經(jīng)網(wǎng)絡(luò)正被逐步應(yīng)用于智能安防、自動(dòng)駕駛、醫(yī)療等各行各業(yè)。目標(biāo)識(shí)別作為人工智能的一項(xiàng)重要應(yīng)用也擁有著巨大的前景，隨著深度學(xué)習(xí)的普及和框...
2020-09-26 標(biāo)簽：FPGASSD人工智能卷積神經(jīng)網(wǎng)絡(luò) 7351
是否采用 Versal？為什么升級(jí)到 Versal？
在探討為什么要升級(jí)到 Versal ACAP 時(shí)，必須首先認(rèn)識(shí)到所有硬 IP 的價(jià)值，包括存儲(chǔ)控制器、PCIe?、多速率以太網(wǎng)和片上可編程網(wǎng)絡(luò)（ NoC ）等常用基礎(chǔ)設(shè)施的價(jià)值，它可以減少對靈活應(yīng)變的引擎...
2020-10-11 標(biāo)簽：信號(hào)處理VersalAI引擎Versal信號(hào)處理存儲(chǔ)控制器 3428
基于FPGA的數(shù)字識(shí)別和手勢數(shù)字識(shí)別
攝像頭之于計(jì)算機(jī)，就如同眼睛之于人類。我們認(rèn)識(shí)世界，首先就是從像視覺這樣的感官開始的。在利用感官獲取信息后，我們將其篩選過濾，再將其儲(chǔ)存至大腦中。那么，對于計(jì)算機(jī)來說，它...
2020-10-11 標(biāo)簽：FPGA圖像處理FPGA圖像處理數(shù)字識(shí)別 8247
賽靈思分享：智能引擎中所的AI引擎技術(shù)分析
作者：Olivier Tremois（AI 引擎工具市場營銷部門）和 Florent Werbrouck（賽靈思技術(shù)支持產(chǎn)品應(yīng)用工程師） Versal ACAP 簡介 Versal 自適應(yīng)計(jì)算加速平臺(tái) (ACAP) 是基于 TSMC 7nm FinFET 工藝技術(shù)構(gòu)建的最新一代...
安富利：FPGA加速AI推理加速成功應(yīng)用案例
如今，基于深度學(xué)習(xí)（DL）的人工智能（AI）應(yīng)用越來越廣泛，不論是在與個(gè)人消費(fèi)者相關(guān)的智能家居、智能駕駛等領(lǐng)域，還是在視頻監(jiān)控、智慧城市等公共管理領(lǐng)域，我們都能看到其身影。 眾...
2020-09-29 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò)gpuAI深度學(xué)習(xí) 5742
如何在 Vivado中完成平臺(tái)準(zhǔn)備工作——?jiǎng)?chuàng)建硬件設(shè)計(jì)
本文系《創(chuàng)建 Vitis 加速平臺(tái)的簡單指南》的第1部分。（您可通過下列鏈接查看其它各部分：第 2 部分： 在 PetaLinux 中為加速平臺(tái)創(chuàng)建軟件工程 ；第 3 部分： 在 Vitis 中封裝加速平臺(tái) ；第 4 部分...
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