可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開(kāi)發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
【vivado學(xué)習(xí)】典型時(shí)序模型的三條時(shí)鐘路徑分析
發(fā)起沿（LaunchEdge）：數(shù)據(jù)被launch的時(shí)鐘邊沿；也就是說(shuō)，每一個(gè)啟動(dòng)沿，一般都會(huì)產(chǎn)生一個(gè)新的數(shù)據(jù)！...
2020-11-26 標(biāo)簽：寄存器數(shù)據(jù)信號(hào)Vivado 5523
ZYNQ學(xué)習(xí)案例分析：PL流水燈設(shè)計(jì)方案
對(duì)ZYNQ的學(xué)習(xí)的渴望由來(lái)已久，前不久買(mǎi)了一個(gè)基于xc7z010的開(kāi)發(fā)板，現(xiàn)在將自己的學(xué)習(xí)的進(jìn)階之路記錄在此，希望能給想要入門(mén)的ZYNQ學(xué)習(xí)者一點(diǎn)幫助，本人也剛開(kāi)始學(xué)習(xí)，能力有限，其中若有不...
詳細(xì)解析vivado約束時(shí)序路徑分析問(wèn)題
時(shí)序不滿(mǎn)足約束，會(huì)導(dǎo)致以下問(wèn)題： 編譯時(shí)間長(zhǎng)的令人絕望 運(yùn)行結(jié)果靠運(yùn)氣時(shí)對(duì)時(shí)錯(cuò) 導(dǎo)致時(shí)序問(wèn)題的成因及其發(fā)生的概率如下表： 由上表可見(jiàn)，造成時(shí)序問(wèn)題的主要原因除了約束不完整，就...
時(shí)序分析的基本概念及常規(guī)時(shí)序路徑的組成
1、發(fā)起沿和捕獲沿 （Launch edge Capture edge） ① ② Launch edge是發(fā)送數(shù)據(jù)的時(shí)鐘邊沿，通常選擇上升沿。 ③ Capture edge是捕獲段捕獲到該數(shù)據(jù)的時(shí)鐘邊沿。 ④ 通常情況下這兩個(gè)邊沿會(huì)有一個(gè)時(shí)鐘周...
xilinx FPGA中oddr，idelay的用法詳解
idelay2中按推薦配置，從DATAIN還是從IDATAIN輸入?yún)^(qū)別為是內(nèi)部延時(shí)還是從IO輸入，F(xiàn)IXED固定延時(shí)，idelay value先輸入0，，時(shí)鐘是200M，其他全部接0。...
FPGA quartus ii里的靜態(tài)時(shí)序分析
在fpga工程中加入時(shí)序約束的目的： 1、給quartusii 提出時(shí)序要求； 2、quartusii 在布局布線時(shí)會(huì)盡量?jī)?yōu)先去滿(mǎn)足給出的時(shí)序要求； 3、STA靜態(tài)時(shí)序分析工具根據(jù)你提出的約束去判斷時(shí)序是否滿(mǎn)足的標(biāo)...
Xilinx FPGA案例學(xué)習(xí)之Vivado設(shè)計(jì)綜合約束
在 Flow Navigator 中點(diǎn)擊設(shè)置, 然后選擇Synthesis,或者 selectFlow Settings Synthesis Settings。 如圖1所示： 1、綜合約束 在設(shè)置對(duì)話框的約束部分下，選擇默認(rèn)約束設(shè)置作為活動(dòng)約束設(shè)置；包含在Xilinx設(shè)計(jì)約...
xilinx 7系列FPGA里面的Block RAM
slice與全局時(shí)鐘在一起就可以實(shí)現(xiàn)任意的組合邏輯和時(shí)序邏輯功能，但很多時(shí)候咱們還需要將FPGA內(nèi)部的數(shù)據(jù)暫時(shí)存儲(chǔ)，用作它用。Slice作為FPGA最基本的單元，也是能夠完成數(shù)據(jù)存儲(chǔ)的功能，但顯...
xilinx fpga開(kāi)發(fā)軟件
今天咱們來(lái)聊一聊FPGA里面的XADC功能。XADC即Xilinx公司的FPGA里集成的一個(gè)ADC模塊、溫度傳感器、電壓傳感器的集合。在7系列FPGA里，除了少數(shù)spartan系列的低端FPGA沒(méi)有XADC外，其它所有的7系列FPGA里...
FPGA設(shè)計(jì)關(guān)于Verilog編碼的12規(guī)范
1、命名規(guī)則 ① 首先每個(gè)文件只包含一個(gè)module，而且module名要小寫(xiě)，并且與文件名保持一致； ② 除parameter外，信號(hào)名全部小寫(xiě)，名字中的兩個(gè)詞之間用下劃線連接，如receive_clk_b； ③ 由parame...
FPGA 技術(shù)的優(yōu)勢(shì)：以少量能耗實(shí)現(xiàn)大幅加速
為了加速完成大規(guī)模的計(jì)算工作，眾多金融機(jī)構(gòu)已經(jīng)實(shí)施并行計(jì)算解決方案。這些解決方案雖然能提供幫助，但一般對(duì)計(jì)算集群的高能耗重視不夠。...
2020-11-24 標(biāo)簽：FPGA 2255
如何擦除固化在FPGA的程序
在使用Vivado 的SDK進(jìn)行在線調(diào)試時(shí)，需要將FPGA的bit文件燒寫(xiě)到FPGA中，但是在使用SDK燒寫(xiě)程序之前必須將已經(jīng)固化在FPGA的程序給擦除掉。下面就是擦除的方法。 先打開(kāi)Vivado，將板卡用JTAG線連接到...
xilinx7系列FPGA新設(shè)計(jì)的IO專(zhuān)用FIFO解析
之前介紹了 SelectIO 邏輯資源，本篇咱們就聊一聊與SelectIO 邏輯資源水乳交融、相得益彰的另一個(gè)概念I(lǐng)O_FIFO。 1個(gè)IO_FIFO包括1個(gè)IN_FIFO 和1個(gè)OUT_FIFO，它是7系列FPGA新設(shè)計(jì)的IO專(zhuān)用FIFO，主要用于IOLO...
2020-11-29 標(biāo)簽：FPGA數(shù)據(jù)緩存 3982
FPGA中時(shí)鐘速率和多時(shí)鐘設(shè)計(jì)案例分析
01、如何決定FPGA中需要什么樣的時(shí)鐘速率 設(shè)計(jì)中最快的時(shí)鐘將確定 FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間 P 來(lái)決定，如果 P 大于時(shí)鐘周期 T，則...
FPGA產(chǎn)生中偽隨機(jī)數(shù)發(fā)生器分析
1. 概念 通過(guò)一定的算法對(duì)事先選定的隨機(jī)種子(seed)做一定的運(yùn)算可以得到一組人工生成的周期序列，在這組序列中以相同的概率選取其中一個(gè)數(shù)字，該數(shù)字稱(chēng)作偽隨機(jī)數(shù)，由于所選數(shù)字并不具...
【干貨】編輯Xilinx FPGA內(nèi)LUT內(nèi)容的詳細(xì)方案
研究背景及基礎(chǔ)知識(shí) FPGA是實(shí)現(xiàn)高性能計(jì)算與網(wǎng)絡(luò)的重要工具，得益于其高度的并行性與用戶(hù)可編程的特性，F(xiàn)PGA得到了越來(lái)越廣泛的應(yīng)用。FPGA由CLB（Configurable Logic Block，可編程邏輯單元）、B...
一種優(yōu)化深度網(wǎng)絡(luò)的降維分解技術(shù)解析
本篇介紹的也是采用了降維的思想來(lái)加速網(wǎng)絡(luò)推理，但是數(shù)學(xué)上采用了不同的方法。而且這篇文章提出的方法可以加速深度網(wǎng)絡(luò)，其在vgg-16上進(jìn)行了實(shí)驗(yàn)，獲得了4倍的加速效果，而在imageNet分類(lèi)...
2020-11-21 標(biāo)簽：神經(jīng)網(wǎng)絡(luò) 2255
FPGA設(shè)計(jì)案例之VerilogHDL可綜合設(shè)計(jì)
一、邏輯設(shè)計(jì) （1）組合邏輯設(shè)計(jì) 下面是一些用Verilog進(jìn)行組合邏輯設(shè)計(jì)時(shí)的一些注意事項(xiàng)： ①組合邏輯可以得到兩種常用的RTL 級(jí)描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號(hào)列表...
2020-11-23 標(biāo)簽：FPGA鎖存器VerilogHDL 4141
神經(jīng)網(wǎng)絡(luò)在FPGA上的應(yīng)用：深度壓縮方法
引言 這篇論文來(lái)自文章也幫助深鑒科技在國(guó)內(nèi)外獲得了一定知名度。深度壓縮首先通過(guò)剪枝減少了網(wǎng)絡(luò)的連接，然后通過(guò)比特量化來(lái)降低權(quán)重量，最后通過(guò)無(wú)損壓縮方式霍夫曼編碼來(lái)縮小存儲(chǔ)...
2020-11-21 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò) 4019
FPGA設(shè)計(jì)中解決跨時(shí)鐘域的三大方案
跨時(shí)鐘域處理是FPGA設(shè)計(jì)中經(jīng)常遇到的問(wèn)題，而如何處理好跨時(shí)鐘域間的數(shù)據(jù)，可以說(shuō)是每個(gè)FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時(shí)鐘域處理也是面試中經(jīng)常常被問(wèn)到的一個(gè)問(wèn)題。...
2020-11-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器 5327
linux系統(tǒng)和驅(qū)動(dòng)中按鍵驅(qū)動(dòng)的編寫(xiě)詳解
引言 隨著深度學(xué)習(xí)和5G的應(yīng)用，對(duì)FPGA的功能要求越來(lái)越多。因此近幾年FPGA大廠紛紛將自己的器件集成了更多的內(nèi)核，比如賽靈思的zynq系列就集成了arm，GPU，PCIE，射頻處理模塊等等，用于滿(mǎn)足...
2020-11-21 標(biāo)簽：FPGALinux5G深度學(xué)習(xí) 3847
FPGA中復(fù)位電路的亞穩(wěn)態(tài)技術(shù)詳解
只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的，亞穩(wěn)態(tài)主要發(fā)生在異步信號(hào)檢測(cè)、跨時(shí)鐘域信號(hào)傳輸以及復(fù)位電路等常用設(shè)計(jì)中。...
2020-09-30 標(biāo)簽：FPGA寄存器亞穩(wěn)態(tài)數(shù)據(jù)處理異步信號(hào) 4605
進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問(wèn)題
引言 硬件描述語(yǔ)言（verilog，systemVerilog，VHDL等）不同于軟件語(yǔ)言（C，C++等）的一點(diǎn)就是，代碼對(duì)應(yīng)于硬件實(shí)現(xiàn)，不同的代碼風(fēng)格影響硬件的實(shí)現(xiàn)效果。好的代碼風(fēng)格能讓硬件跑得更快，而一個(gè)...
基于FPGA的神經(jīng)網(wǎng)絡(luò)加速硬件和網(wǎng)絡(luò)設(shè)計(jì)的協(xié)同
作者對(duì)shuffleNetV2網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行了更有利于FPGA部署的微調(diào)。...
2020-11-21 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò) 3282
FPGA邏輯中關(guān)于地址映射說(shuō)明
背景與問(wèn)題 CPU+FPGA架構(gòu)，CPU做RC、FPGA做EP； FPGA邏輯（Vivado -BD - Address Editor）中如何設(shè)置PCIe to AXI Translation； FPGA邏輯中如何設(shè)置AXI to PCIe Address Translation。 1. Root Complex到Endpiont 1.1 Root Complex到End...
基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動(dòng)電路
VGA全稱(chēng)是Video Graphics Array，即視頻圖形陣列，是一個(gè)使用模擬信號(hào)進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高，顯示速度快。 一、傳輸協(xié)議 VGA接口15個(gè)引腳，除去地線，我們一般會(huì)用到5個(gè)引腳：1（RED）、...
2020-11-20 標(biāo)簽：FPGAVerilog模擬信號(hào)驅(qū)動(dòng)電路VGA 6621
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