可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開(kāi)發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA開(kāi)發(fā)與學(xué)習(xí)連載：Verilog設(shè)計(jì)經(jīng)驗(yàn)談
Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在 always @(敏感電平列表)中列出,always中if語(yǔ)句的判斷表達(dá)式必須在敏感電平列表中列出。...
賽靈思 ISE所涉及的一些命令以及Command Line的使用
所有的Commandline都可以在ISE的help->User Manuals里查到，在User Manuals中...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（3）
注意：當(dāng)使用多級(jí)非門(mén)的時(shí)候綜合器往往會(huì)將其優(yōu)化掉，因?yàn)榫C合器會(huì)認(rèn)為一個(gè)信號(hào)非兩次還是它自己。 需要說(shuō)明的是在FPGA/CPLD內(nèi)部結(jié)構(gòu)是一種標(biāo)準(zhǔn)的宏單元，下圖是Xilinx公司的Spartans II系列器...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（2）
異步設(shè)計(jì)不是總能滿(mǎn)足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。因此，異步輸入常常會(huì)把錯(cuò)誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識(shí)別...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（1）
在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對(duì)時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)...
如何成長(zhǎng)為合格的FPGA開(kāi)發(fā)者
論壇中很多朋友是剛剛進(jìn)入EDA設(shè)計(jì)領(lǐng)域的，自從進(jìn)入這個(gè)論壇以來(lái)，很多朋友談了自己的期望和困惑，下面我僅僅談一些我個(gè)人的想法，希望對(duì)您有一點(diǎn)幫助。也歡迎更多的朋友參與討論，發(fā)表...
一個(gè)牛人對(duì)FPGA的理解－－太可怕了！
FPGA多數(shù)情況下相比ASIC而言，芯片成本大概是100倍的關(guān)系，最大的浪費(fèi)在LUT這里，做出一個(gè)LUT-4需要16位存儲(chǔ)單元，再加一個(gè)4－16譯碼器，以及其它的連線資源，做成一個(gè)LUT－4，至少需要16×6＋...
2017-02-11 標(biāo)簽：FPGA 61004
利用Xilinx的XPS工具寫(xiě)的一個(gè)時(shí)鐘程序
新建工程，添加duan ,wei ,Leds_8Bit三個(gè)GPio外設(shè)，并且將其與總線連接，設(shè)置地址和相應(yīng)的長(zhǎng)度。然后將添加的三個(gè)GPio端口在port下的GPio_d_out設(shè)置為make External,用來(lái)產(chǎn)生外部GPIO連接。...
蘋(píng)果喬布斯的三個(gè)故事
在全球科技界，我只有一個(gè)偶像，他不是比爾·蓋茨，而是斯蒂文·喬布斯。如果說(shuō)蓋茨讓微軟成為傳奇，那么喬布斯本人就是傳奇。...
賽靈思FPGA中LVDS差分高速傳輸?shù)膶?shí)現(xiàn)
低壓差分傳送技術(shù)是基于低壓差分信號(hào)(Low Volt-agc Differential signaling)的傳送技術(shù)，從一個(gè)電路板系統(tǒng)內(nèi)的高速信號(hào)傳送到不同電路系統(tǒng)之間的快速數(shù)據(jù)傳送都可以應(yīng)用低壓差分傳送技術(shù)來(lái)實(shí)現(xiàn)，...
在modelsim中指定賽靈思的仿真庫(kù)方法
批命令 A、開(kāi)始-運(yùn)行：cmd 在DOS窗口輸入：“ compxlib –s mti_se –f all –l all –o c:\Modeltech _6.5d\xilinx_libs –p c:\Modeltech _6.5d\win32 ” c:\Modeltech _6.5d是modelsim的安裝目錄。整個(gè)運(yùn)行時(shí)間會(huì)很長(zhǎng)。...
新手如何學(xué)習(xí)FPGA外圍硬件電路設(shè)計(jì)
在論壇里有人發(fā)帖子，問(wèn)關(guān)于FPGA的硬件電路問(wèn)題，我想涉及到這個(gè)問(wèn)題的基本都是硬件工程師或者在讀學(xué)生，所以我介紹一下我是怎么學(xué)習(xí)FPGA的硬件電路設(shè)計(jì)的吧！...
FPGA的結(jié)構(gòu)特點(diǎn)與開(kāi)發(fā)
我這個(gè)題目想說(shuō)明的是，F(xiàn)PGA的內(nèi)部的有其相應(yīng)的Fabric，如何在開(kāi)發(fā)過(guò)程中最好最大限度的使用它。...
FPGA開(kāi)發(fā)要注意的十大要點(diǎn)
FPGA器件選型的7個(gè)原則：器件供貨渠道和開(kāi)發(fā)工具的支持、器件的硬件資源、器件的電氣接口標(biāo)準(zhǔn)、器件的速度等級(jí)、器件的穩(wěn)定等級(jí)、器件的封裝和器件的價(jià)格。...
2017-02-11 標(biāo)簽：FPGA 1782
數(shù)字電路中的幾個(gè)基本概念
建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器......
6系列FPGA中使用塊RAM的心得(4)
然后調(diào)用sinplify，對(duì)其進(jìn)行綜合，結(jié)果很不順利。首先是synplify報(bào)不支持器件，才發(fā)現(xiàn)synplify 9.6.2是2008年的產(chǎn)品，比Spartan6器件還要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一綜合...
6系列FPGA中使用塊RAM的心得(3)
接下來(lái)就是調(diào)用IPcore，來(lái)產(chǎn)生ROM的IP了。流程就不多講了，不清楚的同學(xué)可以看書(shū)，也可以簡(jiǎn)單瀏覽一下。在建立IPcore的時(shí)候，選擇為Block Memory Generator，就進(jìn)入了塊RAM的調(diào)用。...
2017-02-11 標(biāo)簽：FPGA 5575
ASIC設(shè)計(jì)轉(zhuǎn)FPGA時(shí)需要注意的幾點(diǎn)
FPGA原型驗(yàn)證和其他驗(yàn)證方法是不同的,任何一種其他驗(yàn)證方法都是ASIC驗(yàn)證中的一個(gè)環(huán)節(jié),而FPGA驗(yàn)證卻是一個(gè)過(guò)程。...
Verilog的兩個(gè)誤區(qū)
Reg類(lèi) 型只在過(guò)程塊中被賦值;而Net類(lèi)型則在過(guò) 程塊外面被賦值或者驅(qū)動(dòng)....
2017-02-11 標(biāo)簽：Verilog 2553
FPGA開(kāi)發(fā)基礎(chǔ)知識(shí)問(wèn)答
首先要將安裝的ModelSim目錄下的ModelSim.ini屬性設(shè)置為存檔類(lèi)型（去掉只讀）...
2017-02-11 標(biāo)簽：FPGA 1174
FPGA開(kāi)發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）
Xilinx FPGA開(kāi)發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。...
異步復(fù)位，同步釋放的方式，而且復(fù)位信號(hào)低電平有效
顧名思義，同步復(fù)位就是指復(fù)位信號(hào)只有在時(shí)鐘上升沿到來(lái)時(shí)，才能有效。否則，無(wú)法完成對(duì)系統(tǒng)的復(fù)位工作。...
FPGA基礎(chǔ)知識(shí)問(wèn)答500問(wèn)連載 （三）
cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD....
賽靈思.ARM的可編程平臺(tái)對(duì)產(chǎn)業(yè)促進(jìn)的意義在哪里？
多核處理器+FPGA的組合并不新奇。業(yè)界關(guān)注Elixent等公司的單核處理器+FPGA結(jié)構(gòu)已近10年，Elixent由惠普實(shí)驗(yàn)室分出，隨后被松下收購(gòu)。還有些其它例子，Xilinx就一直在提供PowerPC加FPGA結(jié)構(gòu)的集成電...
FPGA基礎(chǔ)知識(shí)問(wèn)答500問(wèn)連載 （二）
FPGA芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上...
2017-02-11 標(biāo)簽：FPGA 1827
用Verilog語(yǔ)言實(shí)現(xiàn)奇數(shù)倍分頻電路3分頻、5分頻、7分頻 9
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來(lái)進(jìn)行時(shí)鐘的分頻，倍頻以及相移。...
在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析（4）
然后可以打開(kāi)下載電纜和開(kāi)發(fā)板的電源了。接下來(lái)在ISE Project Navigator的工程文件夾視圖中點(diǎn)擊“Analyze Design Using ChipScope”，ISE即可自動(dòng)完成翻譯、映射、布局布線、生成可編程下載文件等操作，...
在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析（3）
點(diǎn)擊Next之后，進(jìn)入了捕獲參數(shù)的設(shè)計(jì)界面，如圖4所示?！安东@”的含義自然指的是要被捕捉、觀測(cè)的數(shù)據(jù)了。這里的參數(shù)ISE一般情況下已經(jīng)給智能設(shè)置好了，所以不需要更改。...
在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析（2）
關(guān)于chipscope中各模塊的說(shuō)明、調(diào)用等方法在以上的參考資料中都有詳細(xì)說(shuō)明，在這里就不詳細(xì)敘述了。...
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