可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析（1）
前幾天在一個(gè)設(shè)計(jì)中，因?yàn)橄雽?duì)實(shí)際的硬件實(shí)現(xiàn)中的一些變量進(jìn)行觀測(cè)，而使用傳統(tǒng)邏輯分析儀存在價(jià)格過于昂貴、并且需要大量探頭，一些內(nèi)部變量還不容易觀測(cè)到等缺陷，所以想到了使用...
影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？
提高FPGA設(shè)計(jì)生產(chǎn)力的工具、技巧和方法，9影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？...
2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)時(shí)序 915
FPGA學(xué)習(xí)的四大誤區(qū)
FPGA為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因?yàn)樗麄冇X得這是無(wú)關(guān)緊要的。他們潛意識(shí)的認(rèn)為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Veri...
正在進(jìn)行軟件無(wú)線電FPGA重新設(shè)計(jì)
認(rèn)知無(wú)線電(CR)是一種智能的無(wú)線電通信系統(tǒng)，它能夠感知周圍的電磁環(huán)境、無(wú)線信道特征以及用戶需求，并通過推理和對(duì)以往經(jīng)驗(yàn)的學(xué)習(xí)，自適應(yīng)地調(diào)整其內(nèi)部配置，優(yōu)化其系統(tǒng)性能，以適應(yīng)...
靜態(tài)時(shí)序分析基礎(chǔ)與應(yīng)用連載（3）
假設(shè)前級(jí)Flip-Flop的訊號(hào)由1變0，計(jì)算第2條Path終點(diǎn)的AT。...
2017-02-11 標(biāo)簽：時(shí)序靜態(tài)時(shí)序 1162
靜態(tài)時(shí)序分析基礎(chǔ)與應(yīng)用連載（2）
除了Clock之外，對(duì)于電路其他輸出輸入端點(diǎn)及其周邊的環(huán)境（Boundary Condition）也要加以描述。...
2017-02-11 標(biāo)簽：時(shí)序靜態(tài)時(shí)序 1246
靜態(tài)時(shí)序分析基礎(chǔ)與應(yīng)用連載（1）
在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計(jì)的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計(jì)方式興起。...
2017-02-11 標(biāo)簽：時(shí)序靜態(tài)時(shí)序 2162
Spartan6的時(shí)鐘資源使用總結(jié)
使用XILINX公司的Spartan6芯片，也是最近半年的事情。該芯片由于上市時(shí)間不長(zhǎng)，在使用該芯片的時(shí)候各位網(wǎng)友分享的心得也比較少；再加上第一次開發(fā)使用它，開發(fā)過程肯定會(huì)遇到很多很多棘手...
Spartan6開發(fā)中bufpll mapping error
《Spartan6開發(fā)中bufpll mapping error 》 最近在做Spartan6上的視頻輸出，輸出的接口是HDMI接口，要求格式是720P。...
2017-02-11 標(biāo)簽：spartan6 2523
system generator入門筆記
System Generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫(kù)中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置定點(diǎn)信號(hào)的類型，這樣就可以比較定...
在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（2）
在Xilinx 的FPGA器件中，全局的復(fù)位/置位信號(hào)（Global Set/Reset (GSR)）（可以通過全局復(fù)位管腳引入）是幾乎絕對(duì)可靠的，因?yàn)樗切酒瑑?nèi)部的信號(hào)。...
2017-02-11 標(biāo)簽：FPGA 1286
在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）
最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設(shè)計(jì)中很少注意到的一些細(xì)節(jié)。...
在用Spartan6生成的Clock時(shí)在maping遇到的問題
最近在做Spartan6上的視頻輸出，輸出的接口是HDMI接口，要求格式是720P。...
MicroBlaze:malloc 函數(shù)動(dòng)態(tài)分配內(nèi)存溢出
首先說明一點(diǎn)，MicroBlaze C函數(shù)庫(kù)支持標(biāo)準(zhǔn)的內(nèi)存管理函數(shù)，如malloc()，calloc(), free()，這些標(biāo)準(zhǔn)的C函數(shù)庫(kù)定義在libc.a中。動(dòng)態(tài)內(nèi)存分配從內(nèi)存的程序的堆(heap)中提供。...
2017-02-11 標(biāo)簽：MicroBlazemallocMicroBlaze函數(shù)動(dòng)態(tài) 2443
如何使用腳本對(duì)Xilinx FPGA編程
最近在做一個(gè)GUI的項(xiàng)目，想試著用FPGA實(shí)現(xiàn)一個(gè)簡(jiǎn)單的GUI。硬件基本模塊和整個(gè)硬件系統(tǒng)已經(jīng)完成設(shè)計(jì)，但是軟件程序上還處在調(diào)試階段，由于程序比較大，F(xiàn)PGA內(nèi)部的BRAM已經(jīng)完全不夠用了，只能...
把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用
前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說說FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺寫的很好轉(zhuǎn)發(fā)來與大家共享，文章如下...
XILINX FFT IP的使用（續(xù)）
XN_RE: 輸入信號(hào),輸入數(shù)據(jù)總線的實(shí)部，以2的補(bǔ)碼形式輸入，位寬8~24比特。...
PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？
一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開始本人也以為是兩個(gè)公司的不同說法而已，后來在論壇上見到有人在問兩者的不同，細(xì)看下，原來真是兩個(gè)不一樣的...
FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法
目前,大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì),對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求,一般在FPGA設(shè)計(jì)中采用全局...
Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。...
如何寫代碼減少邏輯單元的使用數(shù)量？
盡量不要使用"大于""小于"這樣的判斷語(yǔ)句, 這樣會(huì)明顯增加使用的邏輯單元數(shù)量 .看一下報(bào)告,資源使用差別很大....
2017-02-11 標(biāo)簽：代碼代碼邏輯單元數(shù)量 1269
賽靈思DCM概述和應(yīng)用技巧
DCM:即 Digital Clock Manager 數(shù)字時(shí)鐘管理，關(guān)于DCM的作用： 顧名思義DCM的作用就是管理，掌控時(shí)鐘的專用模塊。...
賽靈思FPGA的SRL16移位寄存器原理與使用
可以定義移位長(zhǎng)度的移位寄存器。就是用一個(gè)lut可以實(shí)現(xiàn)16位的移位寄存器。...
賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)技巧
以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查 。...
基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)
用了半個(gè)多月的ISE，幾乎全是自學(xué)起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)橐恍┬栴}而糾結(jié)，把這幾天的...
說說賽靈思（Xilinx ）的FPGA 高速串行收發(fā)器
賽靈思（Xilinx）公司FPGA器件的高速串行收發(fā)器類別如下...
淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議
最近在寫代碼的時(shí)候總是在思考，我寫的這個(gè)能被綜合嗎？總是不放心，或是寫完了綜合的時(shí)候出問題，被搞的非常煩惱，雖然看了一些書，比如對(duì)組合邏輯用阻塞賦值，時(shí)序用非阻塞賦值，延...
在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（5）
在FPGA設(shè)計(jì)中，我們往往習(xí)慣在HDL文件的端口聲明中加入一個(gè)reset信號(hào)，卻忽略了它所帶來的資源消耗。仔細(xì)分析一下，竟會(huì)有如此之多的影響：...
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