可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
Vivado開發(fā)技巧：綜合策略與合適的編譯順序
綜合（Synthesis）是指將RTL設(shè)計轉(zhuǎn)換為門級描述。Vivado開發(fā)套件中的綜合工具是一款時序驅(qū)動型、專為內(nèi)存使用率和性能優(yōu)化的綜合工具，支持System Verilog 2012、Verilog 2005、VHDL 2008、混合語言中的...
通過MDIO接口管理PHY芯片的驗證設(shè)計方案
作者：沒落騎士 一、前言 本文設(shè)計思想采用明德?lián)P至簡設(shè)計法。以太網(wǎng)這一高效實用的數(shù)據(jù)傳輸方式應(yīng)用于各個領(lǐng)域，如網(wǎng)絡(luò)交換設(shè)備，高速網(wǎng)絡(luò)相機(jī)等。雖然各FPGA廠商都提供MAC IP核，但大多...
Vivado使用技巧分享：OOC綜合技術(shù)運行流程
創(chuàng)建綜合運行 一個“運行（run）”是指定義和配置設(shè)計在綜合過程中的各方面，包括：使用 的Xilinx器件、應(yīng)用的約束集、啟動單個或多個綜合的選項、控制綜合引擎結(jié)果的選項。點擊Flow菜單中...
FPGA設(shè)計案例：數(shù)據(jù)緩存模塊設(shè)計與驗證實驗
本文設(shè)計思想采用明德?lián)P至簡設(shè)計法。上一篇博文中定制了自定義MAC IP的結(jié)構(gòu)，在用戶側(cè)需要位寬轉(zhuǎn)換及數(shù)據(jù)緩存。本文以TX方向為例，設(shè)計并驗證發(fā)送緩存模塊。這里定義該模塊可緩存4個最大...
2020-12-28 標(biāo)簽：FPGAVerilogHDLFPGAVerilogHDL數(shù)據(jù)緩存 3830
Xilinx ZYNQ開發(fā)案例HelloWorld實驗工程
前言： 使用的板子是zc702。用Vivado的IP核搭建最小系統(tǒng)，包括ARM核（CPU xc7z020），DDR3（4×256M），一個UART串口（Mini USB轉(zhuǎn)串口），純PS，通過串口打印出HelloWorld，工程雖小，五臟俱全，算是一種朝...
2020-12-26 標(biāo)簽：XilinxZynqVivadohelloworldVivadoXilinxZynq 4823
ZYNQ EMIO重用封裝實現(xiàn)算法板級驗證
為了快速實現(xiàn)算法板級驗證，PC端需要通過JTAG或以太網(wǎng)與FPGA形成通路。最簡單便捷的方案是利用協(xié)議棧芯片，用戶可以無視底層，利用簡單的SPI協(xié)議讀寫寄存器實現(xiàn)復(fù)雜的TCP UDP等網(wǎng)絡(luò)協(xié)議。當(dāng)...
基本數(shù)學(xué)運算在FPGA中的實現(xiàn)算法仿真分析
仿真波形表明，計算結(jié)果與MATLAB浮點運算相近，滿足一般計算需求。若想提高精度，可以增加CORDIC輸出數(shù)據(jù)位寬。...
PYNQ案例（二）：ZYNQ與PYNQ的區(qū)別與聯(lián)系
Zynq可擴(kuò)展處理平臺是賽靈思新一代 FPGA的可編程技術(shù)的產(chǎn)品系列。與采用嵌入式處理器的FPGA不同，Zynq產(chǎn)品系列的處理系統(tǒng)不僅能在開機(jī)時啟動，而且還可根據(jù)需要配置可編程邏輯。采用這種方...
PYNQ案例（一）：ZYNQ的PL與PS開發(fā)
上一期的學(xué)習(xí)中，我們系統(tǒng)性地介紹了PYNQ與ZYNQ地區(qū)別與聯(lián)系。PYNQ = Python + ZYNQ，即將ZYNQ部分功能的Python化，直接調(diào)用Python庫和FPGA硬件庫進(jìn)行功能的開發(fā)。 Pynq降低了開發(fā)人員的門檻，但知其然...
使用vivado的過程如何清理/壓縮不必要的文件
作者：材哥，玩兒轉(zhuǎn)FPGA 前言 vivado和ISE的使用差別很大，Vivado是專門針對7系列和以后系列的FPGA/AP SOC進(jìn)行高效設(shè)計的工具，特別是最近提出的UltraFast設(shè)計方法，能夠極大地提高開發(fā)效率。ISE在支...
基于Xilinx FPGA的復(fù)位信號處理
作者：NingHeChuan Get Smart About Reset: Think Local, Not Global。 對于復(fù)位信號的處理，為了方便我們習(xí)慣上采用全局復(fù)位，博主在很長一段時間內(nèi)都是將復(fù)位信號作為一個I/O口，通過撥碼開關(guān)硬件復(fù)位。...
2020-12-25 標(biāo)簽：FPGA寄存器Xilinx狀態(tài)機(jī) 3498
Vivado下載程序步驟和ISE差異問題
由于Vivado下載程序步驟和ISE有較大差異，特此寫此文章，希望對大家有所幫助。 1，下載文件生成 在.bit文件生成后，在TCL中輸入 write_cfgmem -format mcs -interface spix4 -size 16 -loadbit "up 0x0 F:/Git/XGA/Di...
通過實例設(shè)計來加深Verilog描述語法理解
作者：小魚，Xilinx學(xué)術(shù)合作 一.概述 在文章《Verilog HDL入門思路梳理》我們說過應(yīng)該如何去學(xué)習(xí)Verilog HDL描述。然而第一步，我們需要知道Verilog有哪些語法，它是否可以綜合，可以用這個語法來...
Vivado設(shè)計之HLS開發(fā)詳細(xì)步驟
對于Vivado Hls來說，輸入包括Tesbench，C/C++源代碼和Directives，相應(yīng)的輸出為IP Catalog，DSP和SysGen，特別的，一個工程只能有一個頂層函數(shù)用于綜和，這個頂層函數(shù)下面的子函數(shù)也是可以被綜合的，...
關(guān)于Xilinx FPGA如何獲取FPGA的Device DNA
作者：Evening Xilinx每一個FPGA都有一個獨特的ID，也就是Device DNA，這個ID相當(dāng)于我們的身份證，在FPGA芯片生產(chǎn)的時候就已經(jīng)寫死在芯片的eFuse寄存器中，具有不可修改的屬性，因為使用的是熔斷技...
基于VIVADO搭建ARM+FPGA系統(tǒng)架構(gòu)實現(xiàn)軟硬件聯(lián)合開發(fā)
上一期，我們重點學(xué)習(xí)了ZYNQ的PL開發(fā)，本期我們側(cè)重于進(jìn)行PS開發(fā)的學(xué)習(xí)。我們將在 VIVADO 開發(fā)環(huán)境下搭建 ARM+FPGA 的系統(tǒng)架構(gòu)，并在 SDK 中編譯軟件實現(xiàn)軟硬件聯(lián)合開發(fā)。 本部分的學(xué)習(xí)，我們依...
如何在不改變RTL代碼的情況下，優(yōu)化FPGA HLS設(shè)計
用軟件從 C 轉(zhuǎn)化來的 RTL 代碼其實并不好理解。今天我們就來談?wù)劊绾卧诓桓淖?RTL 代碼的情況下，提升設(shè)計性能。 本項目所需應(yīng)用與工具：賽靈思HLS、Plunify Cloud 以及 InTime。 前言 高層次的...
2020-12-20 標(biāo)簽：FPGA 2635
探索Vivado HLS設(shè)計流，Vivado HLS高層次綜合設(shè)計
作者：Mculover666 1.實驗?zāi)康?通過例程探索Vivado HLS設(shè)計流 用圖形用戶界面和TCL腳本兩種方式創(chuàng)建Vivado HLS項目 用各種HLS指令綜合接口 優(yōu)化Vivado HLS設(shè)計來滿足各種約束 用不用的指令來探索多個H...
2020-12-21 標(biāo)簽：Vivado 4662
如何使用 InTime 軟件優(yōu)化 FPGA 設(shè)計
教程介紹 本教程旨在指導(dǎo)用戶通過 Plunify Cloud 的云服務(wù)器，來使用 InTime 軟件優(yōu)化 FPGA 設(shè)計。如果您首次使用 InTime，請免費 申請該軟件的本地試用 。 本教程涵蓋 "Hot Start" 配方、"InTime Default...
2020-12-21 標(biāo)簽：FPGA 2147
![基于有限狀態(tài)機(jī)[8]的DSR路由表項設(shè)計實現(xiàn)方法](https://file.elecfans.com/web1/M00/C7/EF/o4YBAF9uGXCARuZCAACLqxbTmxM551.png)
基于有限狀態(tài)機(jī)[8]的DSR路由表項設(shè)計實現(xiàn)方法
本文為在FPGA中支持DSR協(xié)議的路由表項管理功能，設(shè)計一種基于有限狀態(tài)機(jī)[8]的實現(xiàn)方法。...
2020-12-22 標(biāo)簽：FPGA狀態(tài)機(jī)DSRFPGA狀態(tài)機(jī) 3131
錯誤時鐘偏移計算導(dǎo)致錯誤時序收斂的解決方案
描述 本設(shè)計咨詢主要介紹一個錯誤的時鐘偏移計算導(dǎo)致錯誤時序收斂的問題。 出現(xiàn)問題的情況： 這可能會影響使用生成時鐘的設(shè)計，其具有以下特征： 使用 Vivado 2018.2.x 及更早版本。 用戶生...
2020-12-24 標(biāo)簽：寄存器路由器SliceVivado時鐘網(wǎng)絡(luò) 7799
詳解Xilinx FPGA的配置模式（Master/Slave模式，Serial/SelectMAP模式）
本文主要介紹Xilinx FPGA的配置模式。...
2021-01-01 標(biāo)簽：FPGAXilinxJTAGUltraScale 30439
Pentek 開展的FPGA設(shè)計，縮短設(shè)計周期同時最小化風(fēng)險
作者：Robert Sgandurra，Pnetek公司產(chǎn)品總監(jiān) 當(dāng)面對一個項目計劃時，你最后一次聽到“需要多長時間就花多長時間”或者“如果第一次不成功，不要擔(dān)心，你總能搞定的”這些話大概是什么時候的...
基于CAZAC序列的OFDM時頻同步方案解析
本文提出了一種基于CAZAC序列的OFDM時頻同步方案，給出了方案各部分的FPGA實現(xiàn)框圖和硬件電路實測效果。首先利用時域同步參考符號進(jìn)行分段相關(guān)得出定時估計，然后結(jié)合最大似然法進(jìn)行粗小...
FPGA的幾種典型應(yīng)用 基于FPGA的小Tips設(shè)計
作者： Hello，Panda 一、寫在前面 FPGA 是可編程芯片，因此FPGA 的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。硬件包括 FPGA 芯片電路、存儲器、輸入輸出接口電路以及其他設(shè)備；軟件即是相應(yīng)的...
Xilinx 7FPGA XADC如何獲取模擬信號的信息
Xilinx 7系列FPGA全系內(nèi)置了一個ADC，稱呼為XADC。 這個XADC，內(nèi)部是兩個1mbps的ADC，可以采集模擬信號轉(zhuǎn)為數(shù)字信號送給FPGA內(nèi)部使用。 XADC內(nèi)部可以直接獲取芯片結(jié)溫和FPGA的若干供電電壓（7系列不...
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
