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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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關于Vivado Non-project，我們應知道的一些問題

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 標簽：Verilog System project 3.3k 0

Verilog基礎：介紹幾個常用的按位操作符

位操作符是對二進制位進行操作的運算符。以下是一些常用的位操作符

2023-11-09 標簽：Verilog 狀態(tài)機 XOR 3.3k 0

關于verilog的學習經驗簡單分享

學習verilog最重要的不是語法，“因為10%的語法就能完成90%的工作”，verilog語言常用語言就是always@（），if~else，case...

2018-03-26 標簽：verilog 3.3k 0

Verilog設計過程中的一些經驗與知識點

　“ 本文主要分享了在Verilog設計過程中一些經驗與知識點，主要包括塊語句、阻塞賦值和非阻塞賦值以及結構說明語句(initial, always,...

2022-03-15 標簽：仿真 Verilog 程序 3.3k 0

SystemVerilog中的fork-join

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2022-12-09 標簽：Verilog System 進程 3.3k 0

什么是移位運算符

移位運算符將向量的位向右或向左移位指定的次數。SystemVerilog具有按位和算術移位運算符

2023-02-09 標簽：Verilog System 運算符 3.2k 0

基于FPGA的按鍵檢測設計

在電子產品中我們會經常用到按鍵，比如電腦的鍵盤，手機的按鍵等等，按鍵就是人機交互的一種工具。本文使用 FPGA 程序來檢測與按鍵對應的 I/O口的電平...

2023-04-18 標簽：fpga 電子產品 led燈 3.2k 0

基于Verilog的“自適應”形態(tài)學濾波算法實現

一、背景介紹基于二值圖像的濾波算法即形態(tài)學濾波，在圖像目標采集的預處理中經常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理。實際使用中對...

2021-08-23 標簽：FPGA設計濾波圖像處理 3.2k 0

基于Verilog的UART串行通信接口電路設計

UART（UniversalAnynchrONousReceiverTransmitter，通用異步接收發(fā)送器）是廣泛應用的串行數據傳輸協議之一，其應用...

2019-09-03 標簽：RS232接口 Verilog 串行通信 3.2k 0

使用Verilog/SystemVerilog硬件描述語言練習數字硬件設計

HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數字硬件設計~

2022-08-31 標簽：電路設計硬件 Verilog 3.2k 0

在驗證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅動的驗證流程的關鍵。在驗證環(huán)境中，Checks和coverage可以被定義在多個位置。

2023-06-12 標簽：Verilog UVM DUT 3.2k 0

如何使用Verilog HDL進行FPGA設計

FPGA設計流程是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。FPGA的設計流程如上圖所示：包括設計定義、代碼實現、功能仿真、邏輯綜合、前...

2023-04-04 標簽：fpga pcb Verilog 3.2k 0

Verilog時鐘分頻知識總結

采用觸發(fā)器反向輸出端連接到輸入端的方式，可構成簡單的 2 分頻電路。

2023-05-30 標簽：邏輯電路 Verilog 計數器 3.2k 0

systemverilog和verilog的區(qū)別

隊列同樣可以保存類對象，這在驗證環(huán)境中是非常有用的，下面是一個例子。

2022-11-01 標簽：Verilog System 隊列 3.2k 0

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Verilog是一種硬件描述語言，用于設計和模擬數字電路。在Verilog中，同步和異步是用來描述數據傳輸和信號處理的兩種不同方式，而阻塞賦值和非阻塞賦...

2024-02-22 標簽：數據傳輸信號處理 Verilog 3.2k 0

課程4：Verilog語法基礎

Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整...

2019-12-23 標簽：fpga verilog 時序 3.2k 0

SystemVerilog中的參數化類

類似于聲明一個參數化的module，我們也可以聲明一個參數化的class。這個參數可以用來實例化不同數值和類型的對象。

2022-12-01 標簽：Verilog System 參數 3.2k 0

寫verilog代碼要有硬件的概念

因為Verilog是一種硬件描述語言，所以在寫Verilog語言時，首先要有所要寫的module在硬件上如何實現的概念，而不是去想編譯器如何去解釋這個m...

2017-02-11 標簽：FPGA verilog 3.2k 0

Interface端口的概念介紹

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-19 標簽：AMBA總線 Verilog RTL 3.2k 0

Verilog賦值和結構說明語句

從仿真結果可以看出：在順序塊中，15ns的時候，l1被賦值為8’h2，在25ns的時候，l2被賦值為8’h8；而在并行塊中，10ns的時候，k2被賦值為...

2022-03-15 標簽：Verilog 3.2k 0

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