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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog中至關(guān)重要的結(jié)構(gòu)體和自定義類型

在上一篇文章《SystemVerilog中至關(guān)重要的的數(shù)據(jù)類型》中，介紹了枚舉類型的本質(zhì)和使用語(yǔ)法。本文接著介紹SV中同樣不可忽略的結(jié)構(gòu)體（struct...

2023-01-21 標(biāo)簽：數(shù)據(jù)Verilog 代碼 3.5k 0

SystemVerilog中的struct

SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。

2022-11-07 標(biāo)簽：Verilog System Struct 3.5k 0

設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 3.5k 0

Vivado：ROM和RAM的verilog代碼實(shí)現(xiàn)

本文主要介紹ROM和RAM實(shí)現(xiàn)的verilog代碼版本，可以借鑒參考下。

2023-05-16 標(biāo)簽：ROM RAM Verilog 3.5k 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：Verilog RTL Verilog語(yǔ)言 3.4k 0

Verilog系統(tǒng)函數(shù)和邊沿檢測(cè)

“ 本文主要分享了在Verilog設(shè)計(jì)過(guò)程中一些經(jīng)驗(yàn)與知識(shí)點(diǎn)，主要包括Verilog仿真時(shí)常用的系統(tǒng)任務(wù)、雙向端口的使用（inout)、邊沿檢測(cè)”

2022-03-15 標(biāo)簽：Verilog 代碼 3.4k 0

IC設(shè)計(jì)：Verilog是如何實(shí)現(xiàn)RR輪詢調(diào)度的？

在設(shè)計(jì)中，我們經(jīng)常會(huì)用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個(gè)時(shí)間段內(nèi)的多個(gè)請(qǐng)求信號(hào)都能得到公平響應(yīng)。

2023-12-13 標(biāo)簽：寄存器 IC設(shè)計(jì)Verilog 3.4k 0

SystemVerilog中的Packed Structure

一個(gè)packed structure有很多的bits組成，這些bit在物理上連續(xù)存儲(chǔ)。packed structure只允許包含packed數(shù)據(jù)類型。

2022-11-07 標(biāo)簽：Verilog System 結(jié)構(gòu)體 3.4k 0

verilog語(yǔ)法說(shuō)明之case casez case

在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標(biāo)簽：仿真 Verilog RTL 3.4k 0

vcs實(shí)用技巧

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-10-25 標(biāo)簽：Linux 仿真器 Verilog 3.4k 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

Opencores是一個(gè)開源的數(shù)字電路設(shè)計(jì)社區(qū)，它提供了免費(fèi)的開源IP（知識(shí)產(chǎn)權(quán)）核心，讓工程師和愛(ài)好者們可以使用這些IP核心來(lái)構(gòu)建自己的數(shù)字電路設(shè)計(jì)。...

2023-04-03 標(biāo)簽：fpga Verilog HDL 3.4k 0

SystemVerilog中的always語(yǔ)句塊

“always”關(guān)鍵字意味著這個(gè)語(yǔ)句塊“總是”一直執(zhí)行。大多數(shù)時(shí)候“always”后面跟一個(gè)邊沿事件或者延遲。

2022-12-06 標(biāo)簽：Verilog System 代碼 3.4k 0

怎么用emac實(shí)現(xiàn)Verilog自動(dòng)連線呢？

我們?cè)诰帉懸恍┍容^復(fù)雜的Verilog代碼時(shí)，通常需要進(jìn)行大量的手動(dòng)連線工作，這種工作十分容易出錯(cuò)，并且在代碼模塊的嵌套層級(jí)較多時(shí)，更改里層的一個(gè)代碼

2024-01-24 標(biāo)簽：Verilog DUT Ubuntu系統(tǒng) 3.4k 0

verilog中function和task的區(qū)別

在Verilog中，F(xiàn)unction和Task是用于模塊化設(shè)計(jì)和重用代碼的兩種重要元素。它們?cè)试S開發(fā)人員將復(fù)雜的操作分解為更小的功能單元，并在需要時(shí)調(diào)用...

2024-02-22 標(biāo)簽：Verilog Function 函數(shù) 3.4k 0

Verilog HDL的歷史 FPGA硬件描述語(yǔ)言設(shè)計(jì)流程

硬件描述語(yǔ)言(HDL)是一種用形式化方法來(lái)描述數(shù)字電路和系統(tǒng)的語(yǔ)言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語(yǔ)言可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思...

2023-08-08 標(biāo)簽：fpga Verilog HDL 3.4k 0

verilog調(diào)用模塊端口對(duì)應(yīng)方式

Verilog是一種硬件描述語(yǔ)言（HDL），廣泛應(yīng)用于數(shù)字電路設(shè)計(jì)和硬件驗(yàn)證。在Verilog中，模塊是構(gòu)建電路的基本單元，而模塊端口對(duì)應(yīng)方式則用于描述...

2024-02-23 標(biāo)簽：模塊 Verilog 端口 3.4k 0

Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會(huì)導(dǎo)致綜合產(chǎn)生的網(wǎng)表與個(gè)人預(yù)期差異較大，導(dǎo)致功能不正確。VCS仿真能及時(shí)發(fā)現(xiàn)問(wèn)題，但VCS仿真存在部分場(chǎng)景沒(méi)有覆蓋的問(wèn)題，因此僅僅通過(guò)VCS仿...

2023-09-19 標(biāo)簽：Verilog VCS 3.3k 0

考慮x和z在verilog條件語(yǔ)句中的使用情況

首先，考慮x和z在verilog條件語(yǔ)句中的使用情況，然后我們?cè)倏紤]在verilog中用x和z給其他reg/wire賦值的情況。

2023-11-02 標(biāo)簽：仿真器 Verilog HDL 3.3k 0

verilog中數(shù)據(jù)的符號(hào)屬性（有符號(hào)數(shù)和無(wú)符號(hào)數(shù)）探究根源

為了省流，還是先甩結(jié)論。有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的最本質(zhì)區(qū)別就是：符號(hào)位的識(shí)別和高位拓展。除此之外，另一個(gè)區(qū)別就是從人的角度如何如何讀這個(gè)數(shù)，或者說(shuō)$disp...

2023-12-10 標(biāo)簽：Verilog 運(yùn)算符號(hào) 3.3k 0

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真運(yùn)行時(shí)將STD/IO/Macro門級(jí)verilog中specify的延遲信息替換為QRC/Star-RC...

2023-12-18 標(biāo)簽：芯片仿真 Verilog 3.3k 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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