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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術

SystemVerilog中的“l(fā)et”語法

相比`define的全局scope，“l(fā)et” 可以只作用在局部scope。

2022-12-05 標簽：Verilog System LET 2.9k 0

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同，fork-join_any的父進程一直阻塞，直到任何一個并行的子進程結(jié)束。

2022-12-09 標簽：Verilog System 進程 2.9k 0

反相器的verilog設計和仿真

Design 反相器(DV)是任何產(chǎn)品開發(fā)中必不可少的步驟。作為質(zhì)量測試的一部分，DV確保設計的產(chǎn)品是與預期的產(chǎn)品spec相同。不幸的是，許多設計項...

2023-01-17 標簽：反相器仿真 DV 2.9k 0

verilog雙向端口的使用

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2024-02-23 標簽：模塊接口硬件 2.9k 0

基于共享緩存的架構(gòu)的系統(tǒng)“假性卡死”問題分析

作者：高志凱一次常規(guī)調(diào)試中發(fā)現(xiàn)上電后交換機多個口同時打流會導致卡死的現(xiàn)象，最后一步步分析問題出現(xiàn)的原因是位寬不夠?qū)е碌囊绯?。這讓我回想起團隊已經(jīng)量產(chǎn)的...

2020-11-26 標簽：以太網(wǎng)交換機 Verilog 2.9k 0

SystemVerilog中的local變量

默認情況下，類的成員和方法可從外部訪問使用類的對象句柄來訪問，也就是說，它們是公共的。

2022-11-28 標簽：Verilog System 函數(shù) 2.9k 0

介紹下Verilog系統(tǒng)完整的8種編譯指令

以反引號（`）開始的某些標識符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫、編譯、調(diào)試等提供了極大的便利。

2023-05-29 標簽：Verilog C語言 PLL電路 2.9k 0

verilog可綜合的語法子集

可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。

2023-07-23 標簽：fpga Verilog RTL 2.9k 0

談談Verilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。

2023-06-01 標簽：編碼器 Verilog TLM 2.8k 0

verilog中的task用法介紹

任務就是一段封裝在“task-endtask”之間的程序。任務是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行

2023-06-05 標簽：寄存器 Verilog 全加器 2.8k 0

Verilog基礎：幾個常用的按位操作符

位操作符是對二進制位進行操作的運算符。

2023-11-09 標簽：二進制計算機網(wǎng)絡 2.8k 0

基于Verilog的分數(shù)分頻電路設計

上一篇文章時鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分數(shù)分頻，IC君介紹了各種分頻器的設計原理，其中分數(shù)分頻器較為復雜，這一篇文章IC君再跟大家聊聊分數(shù)分頻的...

2023-04-25 標簽：電路設計分頻器 Verilog 2.8k 0

Interface接口的優(yōu)勢和使用示例

將設計和驗證從邏輯上和時間上分開，使得兩個小組可以相對獨立。

2023-09-01 標簽：接口 IC設計 Verilog 2.8k 0

雙向IO與IOB詳解

典型的全雙工（Full Duplex）系統(tǒng)如下圖所示，芯片1和芯片2之間有彼此獨立的數(shù)據(jù)傳輸線，這意味著芯片1和芯片2可以同時給對方發(fā)送數(shù)據(jù)而不會發(fā)生沖...

2024-09-18 標簽：FPGA 芯片緩沖器 2.8k 0

Verilog設計增加延時的仿真技術

作者：bleauchat 在設計仿真激勵文件時，為了滿足和外部芯片接口的時序要求，經(jīng)常會用到延時賦值語句，由于不同的延時賦值語句在仿真過程中行為不同，會...

2020-11-25 標簽：Verilog 2.8k 0

IC設計之Verilog代碼規(guī)范

Verilog規(guī)范對于一個好的IC設計至關重要。

2023-08-17 標簽：IC設計 Verilog 程序 2.8k 0

在FPGA設計中怎么應用ChatGPT？

科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關注，ChatGPT是由 OpenAI 提出的大型預訓練語言模...

2023-03-14 標簽：fpga Verilog 代碼 2.8k 0

基本邏輯電路、時序電路、組合電路設計

從今天開始新的一章-Circuits，包括基本邏輯電路、時序電路、組合電路等。

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CRC即循環(huán)冗余校驗碼：是數(shù)據(jù)通信領域中最常用的一種查錯校驗碼，其特征是信息字段和校驗字段的長度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯功...

2025-03-24 標簽：crc Verilog 校驗碼 2.8k 0

D鎖存器的基本實現(xiàn)

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