可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載35：Spartan
ChipScope Pro 分析工具（Analyzer tool）直接與ICON、ILA、IBA、VIO及IBERT核相連，用戶可以實時地創(chuàng)建或修改觸發(fā)條件。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載33：Spartan
下面通過一個簡單8位計數(shù)器的例子，了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個IP核，對FPGA內(nèi)部節(jié)點和邏輯進行觀測。在該實例中，我們將調(diào)用一個ICON、一個ILA和一個VIO。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載32：Spartan
雙擊【Xilinx Core Generator】，打開現(xiàn)有的IP核工程項目或者創(chuàng)建一個新的IP核工程。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載31：Spartan
雙擊【Xilinx Core Generator】，打開現(xiàn)有的IP核工程項目或者創(chuàng)建一個新的IP核工程?！綱iew by function】→【Debug & Verification】→【ChipScope Pro】...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載30：Spartan
Xilinx針對不同類型的調(diào)試IP核，提供了不同的核生成器。本節(jié)重點介紹Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro調(diào)試IP核ICON、ILA、VIO和ATC2及其屬性...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載29：Spartan
ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核，通常分成三類：邏輯調(diào)試內(nèi)核、誤比特率測試核和集成總線分析核。用戶根據(jù)系統(tǒng)的調(diào)試要求，應(yīng)用不同的調(diào)試內(nèi)核，方便快速地找到設(shè)計中存在的...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載28：Spartan
FPGA和PCB設(shè)計人員保留一定數(shù)量FPGA引腳作為測試引腳，F(xiàn)PGA設(shè)計者在編寫FPGA代碼時，將需要觀察的FPGA內(nèi)部信號定義為模塊的輸出，在綜合實現(xiàn)時再把這些信號鎖定到保留的測試引腳上，最后連接...
Adam Tayloy玩轉(zhuǎn)MicroZed系列59：Zynq與PicoBlaze第4章
在以前發(fā)布的玩轉(zhuǎn)MicroZed系列博客中，我們建立了一個基于Zynq的系統(tǒng)，通過使用雙端口RAMS和BRAM（塊RAM）控制器將兩個PicoBlaze處理器核連接到Zynq的PS部分，現(xiàn)在我們將學(xué)習(xí)一下怎樣實現(xiàn)更新存儲...
Adam Taylor玩轉(zhuǎn)MicroZed系列之58：Zynq和PicoBlaze第3部分
Zynq SoC的處理系統(tǒng)提供額外功能讓我們可以建立一個更加靈活的Zynq 程序下載系統(tǒng)以適應(yīng)更多工作。...
Adam Taylor玩轉(zhuǎn)MicroZed系列之57：Zynq和PicoBlaze第二部分
到現(xiàn)在為止，我們知道如何在基于Zynq SoC的系統(tǒng)中例化PicoBlaze 軟核處理器。在這篇博客，我們將繼續(xù)探索更多關(guān)于如何生成PicoBlaze 程序以及如何使用JTAG接口更新程序而不是重新編譯整個設(shè)計。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載41：Spartan
設(shè)計者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個或多個對象，或者單擊按鈕取消所有選擇，再運行【Tools】→【Clear Placement Constraints】命令...
賽靈思 FPGA的配置與JTAG（一）
最近自己做了一塊FPGA板子，不慎將PROM的兩根引腳連錯，導(dǎo)致在配置時無法正確識別PROM的型號，顛三倒四地排除了一個星期問題最終幸運解決。之后感嘆自己實在是不小心，導(dǎo)致如此低級錯誤，...
針對賽靈思ISE工具的verilog編程經(jīng)驗小結(jié)
用了半個多月的ISE，幾乎全是自學(xué)起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因為一些小問題而糾結(jié)，把這幾天的...
如何寫代碼減少邏輯單元的使用數(shù)量
一....盡量不要使用"大于""小于"這樣的判斷語句, 這樣會明顯增加使用的邏輯單元數(shù)量 .看一下報告,資源使用差別很大....
FIFO 同步、異步以及Verilog代碼實現(xiàn)
FIFO 很重要，之前參加的各類電子公司的邏輯設(shè)計的筆試幾乎都會考到。...
賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計小技巧
這是一個在設(shè)計中常犯的錯誤列表這些錯誤常使得你的設(shè)計不可靠或速度較慢為了提高你的設(shè)計性能和提高速度的可靠性你必須確定你的設(shè)計通過所有的這些檢查 。...
FPGA快速入門經(jīng)驗談（part2）
FPGA入門學(xué)習(xí)網(wǎng)絡(luò)講座： “柏氏”7步FPGA快速入門學(xué)習(xí)法...
FPGA的快速入門經(jīng)驗談（part1）
有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫， 迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創(chuàng)造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。...
片上網(wǎng)絡(luò)概述與FPGA研究（連載1）
片上網(wǎng)絡(luò)Network-on-chip (NoC) 是一種應(yīng)用于大規(guī)模集成電路(VLSI)系統(tǒng)中的，一種新的片上系統(tǒng)(System-on-chip)的設(shè)計方法。...
2017-02-11 標(biāo)簽：FPGA存儲器片上網(wǎng)絡(luò) 2018
Chipworks拆解基于臺積電28nm HPL工藝的賽靈思Kintex
Chipworks制程分析室的研究人員對使用臺積電28nm HPL制程工藝（基于gatelast HKMG技術(shù)）制作的賽靈思Kintex-7 FPGA芯片進行了工藝 解剖，這是分析報告。...
編寫具有100%可靠性代碼的幾個技巧
您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯？要不然就是有可能在您使用更高版本的工具鏈進行編譯時，它開始出錯。您檢查自己的測試平臺，并確認(rèn)測試已經(jīng)做...
賽靈思（Xilinx）FPGA用戶約束文件的分類和語法說明
FPGA設(shè)計中的約束文件有3類：用戶設(shè)計文件（.UCF文件）、網(wǎng)表約束文件（.NCF文件）以及物理約束文件（.PCF文件），可以完成時序約束、管腳約束以及區(qū)域約束。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載45：Spartan
本節(jié)將簡單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進行邏輯調(diào)試與驗證。先通過一個向?qū)hipScope核插入設(shè)計中，選擇待測試的網(wǎng)線，并進行例化、連接和綜合，最后，導(dǎo)入布局和時...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載44：Spartan
FloorPlanning 工具是PlanAhead 的一個組成部分，用它可以對FPGA 設(shè)計進行分析，首先找到設(shè)計中的時序問題或者擁塞的問題，然后再通過使用PloorPlanning 約束，以指導(dǎo)實現(xiàn)工具產(chǎn)生更優(yōu)的結(jié)果。...
基于高速FPGA 的PCB 設(shè)計技巧
如果高速PCB 設(shè)計能夠像連接原理圖節(jié)點那樣簡單，以及像在計算機顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計師初入PCB 設(shè)計，或者是極度的幸運，實際的...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載43：Spartan
在ISE 中可以進行時序分析，在PlanAhead 中同樣也可以進行時序分析。下面介紹用PlanAhead 進行時序分析的步驟。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載42：Spartan
可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead，然后在PlanAhead 中完成關(guān)鍵時鐘，以及相關(guān)聯(lián)的I/O 端口的分配。...
Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載46：Spartan
我們知道，PicoBlaze微控制器只提供一個中斷輸入口，如果設(shè)計中需要多個中斷，可以在FPGA中用邏輯實現(xiàn)。...
FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解
前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個常見問題，據(jù)說也是IC公司經(jīng)常問到的一面試題。...
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