半導(dǎo)體制造工藝中的主要設(shè)備及材料【三】

設(shè)備功能：將兩片晶圓互相結(jié)合，并使表面原子互相反應(yīng)，產(chǎn)生共價鍵合，合二為一，是實(shí)現(xiàn)3D晶圓堆疊的重要設(shè)備。

2023-02-07 標(biāo)簽：晶圓半導(dǎo)體制造 4.5k 0

刻蝕工藝基礎(chǔ)知識簡析

刻蝕速率是測量刻蝕物質(zhì)被移除的速率。由于刻蝕速率直接影響刻蝕的產(chǎn)量，因此刻蝕速率是一個重要參數(shù)。

2023-02-06 標(biāo)簽：晶圓SEM電子顯微鏡 8.2k 0

氮化鎵GaN晶圓的制造流程及應(yīng)用領(lǐng)域

第三代半導(dǎo)體材料禁帶寬度大，具有擊穿電場高、熱導(dǎo)率高、電子飽和速率高、抗輻射能力強(qiáng)等優(yōu)勢。因此采用第三代半導(dǎo)體材料制備的半導(dǎo)體器件能在更高的溫度下穩(wěn)定運(yùn)...

2023-02-05 標(biāo)簽：晶圓氮化鎵半導(dǎo)體器件 6.4k 0

中科院物理研究所實(shí)現(xiàn)8英寸碳化硅生長的突破

從6寸把它發(fā)展到8寸，這樣在襯底上做出來的器件，就可以降低單個器件的襯底所占的成本，這是一個國際上發(fā)展的趨勢。

2023-02-03 標(biāo)簽：晶圓SiC碳化硅 2k 0

芯片內(nèi)部，如何互聯(lián)？

隨著摩爾定律的放緩，芯粒（Chiplet）和異構(gòu)集成 (HI：heterogenous integration) 提供了一種令人信服的方式來繼續(xù)改進(jìn)性能...

2023-02-02 標(biāo)簽：芯片cpu晶圓 3.7k 0

什么是硅片？為什么硅片表面如此光滑？

拋光液必須現(xiàn)場調(diào)配，立即使用。通過測量容積或液位實(shí)時確保各種成分的配比，實(shí)現(xiàn)現(xiàn)配現(xiàn)磨。先進(jìn)的芯片制程采用非接觸式的稱重計量法來做配比，采用自動化的高精密...

2023-02-02 標(biāo)簽：晶圓CMP硅片 8.9k 0

半導(dǎo)體制造工藝超薄晶圓磨削減薄技術(shù)解析

在后道制程階段，晶圓（正面已布好電路的硅片）在后續(xù)劃片、壓焊和封裝之前需要進(jìn)行背面減?。╞ackthinning）加工以降低封裝貼裝高度，減小芯片封裝體...

2023-01-29 標(biāo)簽：晶圓半導(dǎo)體制造 8.5k 0

晶圓級封裝Bump制造工藝關(guān)鍵點(diǎn)解析

射頻前端（RFFE，RadioFrequency Front-End）模組國內(nèi)外手機(jī)終端中廣泛應(yīng)用。它將功率放大器（PA，Power Amplifier...

2023-01-13 標(biāo)簽：晶圓封裝制造工藝 5.5k 0

半導(dǎo)體集成電路和晶圓有何關(guān)系？半導(dǎo)體晶圓制造工藝介紹

半導(dǎo)體集成電路是將許多元件集成到一個芯片中以處理和存儲各種功能的電子組件。由于半導(dǎo)體集成電路是通過在晶圓的薄基板上制造多個相同電路而產(chǎn)生的，因此晶圓是半...

2023-01-11 標(biāo)簽：集成電路晶圓晶圓制造 6.8k 0

臺積電3nm工藝技術(shù)細(xì)節(jié)解讀

最小 Lg 是溝道柵極控制的函數(shù)，例如從具有不受約束的溝道厚度的單柵極平面器件轉(zhuǎn)移到具有 3 個柵極圍繞薄溝道的 FinFET，從而實(shí)現(xiàn)更短的 Lg。

2023-01-10 標(biāo)簽：臺積電晶圓3nm 6k 0

晶圓是什么？晶圓拋光機(jī)的定義及應(yīng)用

晶圓拋光機(jī)作為半導(dǎo)體晶圓拋光配備，主要優(yōu)點(diǎn)有新型實(shí)用、經(jīng)濟(jì)成本低、容易實(shí)現(xiàn)。

2023-01-06 標(biāo)簽：晶圓拋光機(jī) 3.1k 0

從PIC芯片至800G/1.6T系統(tǒng)測試解決方案

強(qiáng)大的自動化水平：用于自動化測試流程和數(shù)據(jù)管理的完整軟件套件；執(zhí)行復(fù)雜邏輯，如搜索、優(yōu)化和并行執(zhí)行；先進(jìn)的導(dǎo)航工具、可移植序列和邏輯學(xué)

2023-01-05 標(biāo)簽：晶圓測試系統(tǒng) 1.8k 0

半導(dǎo)體制造之等離子工藝詳解

與濕式刻蝕比較，等離子體刻蝕較少使用化學(xué)試劑，因此也減少了化學(xué)藥品的成本和處理費(fèi)用。

2022-12-29 標(biāo)簽：晶圓工藝等離子 4.4k 0

半導(dǎo)體封裝技術(shù)解析

半導(dǎo)體制造的工藝過程由晶圓制造(Wafer Fabr ication)、晶圓測試(wafer Probe/Sorting)、芯片封裝(Assemble)...

2022-12-21 標(biāo)簽：半導(dǎo)體晶圓封裝技術(shù) 5.9k 0

晶圓制造的基礎(chǔ)知識

芯片制造主要分為5個階段：材料制備;晶體生長或晶圓制備;晶圓制造和分揀;封裝;終測。

2022-12-12 標(biāo)簽：晶圓芯片制造晶圓制造 6k 0

先進(jìn)制程中晶圓清洗工藝技術(shù)解析

清洗質(zhì)量的好壞將直接影響到器件的成品率、性能和可靠性，國內(nèi)外各大公司、研究機(jī)構(gòu)等對清洗工藝的研究從未停止，但一些特殊問題仍未得到徹底解決。

2022-12-08 標(biāo)簽：晶圓半導(dǎo)體制造 5.2k 0

SiP產(chǎn)品嚴(yán)格而規(guī)范的設(shè)計流程

首先進(jìn)行需求的分析，根據(jù)需求情況采用SiP技術(shù)對由裸芯片組成的微系統(tǒng)進(jìn)行設(shè)計，根據(jù)SiP設(shè)計文件輸出生產(chǎn)文件，投產(chǎn)陶瓷外殼，最后進(jìn)行封裝和組裝工藝。

2022-12-07 標(biāo)簽：晶圓TABSiP技術(shù) 9.8k 0

淺談半導(dǎo)體設(shè)計領(lǐng)導(dǎo)地位的挑戰(zhàn)

2021年，全球半導(dǎo)體銷售總額為5560億美元。半導(dǎo)體設(shè)計，包括物理集成電路和相關(guān)軟件的設(shè)計，約占所有行業(yè)研發(fā)投資和增值總額的一半。

2022-12-02 標(biāo)簽：晶圓人工智能半導(dǎo)體設(shè)計 754 0

什么是WAT（晶圓接受測試）？為什么要用WAT？

集成電路的設(shè)計十分復(fù)雜，動輒使用數(shù)百萬到數(shù)十億個邏輯門數(shù)量（gate count），每一個邏輯門和其他器件的電性參數(shù)必須同時達(dá)到標(biāo)準(zhǔn)，否則芯片可能無法正...

2022-11-30 標(biāo)簽：集成電路摩爾定律晶圓 1.7萬 0